[發明專利]一種基于4管存儲結構的存內計算陣列裝置

有效

• 申請號: 202010748941.9
• 申請日: 2020-07-30
• 公開（公告）號: CN111816232B
• 公開（公告）日: 2023-08-04
• 發明（設計）人: 喬樹山;黃茂森;尚德龍;周玉梅
• 申請（專利權）人: 中科南京智能技術研究院
• 主分類號: G11C11/41
• 分類號: G11C11/41;G11C11/413
• 代理公司: 北京高沃律師事務所 11569
• 代理人: 王立普

1.一種基于4管存儲結構的存內計算陣列裝置，其特征在于，包括：存儲陣列模塊、行譯碼模塊、列譯碼模塊、輸入激活驅動模塊和模數轉換器輸出模塊；

所述存儲陣列模塊的輸入端連接輸入激活驅動模塊，存儲陣列模塊的輸出端通過乘累加位線連接模數轉換器輸出模塊，所述行譯碼模塊用于對所述存儲陣列模塊中字線進行選取；所述列譯碼模塊用于對所述存儲陣列模塊中位線及其反信號進行選取；所述輸入激活驅動模塊用來傳輸輸入激活信號，并使所述激活信號與所述存儲陣列模塊中所存數據進行乘累加運算；所述模數轉換器輸出模塊用于對乘累加位線的信號進行模數轉換；

位單元由4管T1、T2、T3、T4的基本存儲結構外加一個電容Cc和兩個導通晶體管T5、T6組成，在位單元中，電容Cc由MAC字線MWL/MWLB通過T5、T6晶體管充放電，而T5、T6晶體管由存儲的權重選擇導通，電荷，一次一列，被放在位線上并按行共享；

二進制乘累加分兩步：第一步預充電，MWL（i）、MWLB（i）、MBL（i）同時充電至VRST中間電平，電容兩邊沒有電壓電勢；第二步充電關閉，輸入驅動將激活信號，+1高電平，-1低電平，0保持，傳輸到MWL（i）或MWLB（i），輸入激活與權值同或的結果與MBL在電容兩端形成電壓差從而在位線MBL上產生電荷積累，MBL通過ADC進行模數轉換后輸出結果。

2.根據權利要求1所述的基于4管存儲結構的存內計算陣列裝置，其特征在于，所述存儲陣列模塊包括多個位單元。

3.根據權利要求2所述的基于4管存儲結構的存內計算陣列裝置，其特征在于，所述位單元的排布方式為256行*64列。

4.根據權利要求1-3中任一項所述的基于4管存儲結構的存內計算陣列裝置，其特征在于，所述存儲陣列模塊中每行位單元的輸出端連接一個模數轉換器輸出模塊。