[發(fā)明專利]基于多塊DSP的并行信號(hào)采集處理系統(tǒng)的數(shù)據(jù)處理方法

有效

• 申請(qǐng)?zhí)枺?/td>: 202010748419.0
• 申請(qǐng)日: 2020-07-30
• 公開(kāi)（公告）號(hào): CN111897262B
• 公開(kāi)（公告）日: 2023-08-11
• 發(fā)明（設(shè)計(jì)）人: 張治國(guó);毛偉偉;袁嘉澤
• 申請(qǐng)（專利權(quán)）人: 電子科技大學(xué)
• 主分類號(hào): G05B19/042
• 分類號(hào): G05B19/042
• 代理公司: 成都立信專利事務(wù)所有限公司 51100
• 代理人: 馮忠亮

本發(fā)明為基于多塊DSP的并行信號(hào)采集處理系統(tǒng)的數(shù)據(jù)處理方法，解決已有數(shù)據(jù)采集系統(tǒng)實(shí)時(shí)性低的問(wèn)題。利用FPGA跟多塊DSP構(gòu)成中央處理器，先將待測(cè)信號(hào)經(jīng)過(guò)單端轉(zhuǎn)差分電路轉(zhuǎn)換為差分信號(hào)，模數(shù)轉(zhuǎn)換電路AD將差分信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)后再傳給FPGA，當(dāng)開(kāi)關(guān)芯片上的控制線引腳電位拉低時(shí)，F(xiàn)PGA向靜態(tài)隨機(jī)存取存儲(chǔ)器SRAM傳送數(shù)據(jù)，控制線引腳電位拉高時(shí)，DSP從SRAM中讀取數(shù)據(jù)并處理，DSP在處理信號(hào)時(shí)，F(xiàn)PGA則會(huì)把數(shù)據(jù)傳送給下一塊存儲(chǔ)處理子系統(tǒng)做上述相同操作，DSP處理完數(shù)據(jù)后，傳給上位機(jī)顯示。

技術(shù)領(lǐng)域

本發(fā)明與信號(hào)的采集處理技術(shù)領(lǐng)域相關(guān)。

背景技術(shù)

信號(hào)的采集與處理是儀器測(cè)量技術(shù)中一個(gè)不可或缺的環(huán)節(jié)。在高精度采集系統(tǒng)中，常需要采用FPGA與DSP等多種芯片，來(lái)完成系統(tǒng)控制和信號(hào)處理。然而由于FPGA的運(yùn)算速度，遠(yuǎn)高于串口通訊、DSP的信號(hào)處理速度，因此采集系統(tǒng)數(shù)據(jù)更新速度受到極大限制。

然而由于FPGA的運(yùn)算速度，遠(yuǎn)大于串口通訊，以及DSP的信號(hào)處理速度，當(dāng)DSP正在處理信號(hào)時(shí)，F(xiàn)PGA必須等待DSP處理完數(shù)據(jù)后，才能將下一組數(shù)據(jù)傳入SRAM中等待處理，因此采集系統(tǒng)的數(shù)據(jù)更新速度受到極大限制，數(shù)據(jù)采集系統(tǒng)實(shí)時(shí)性低的問(wèn)題。

發(fā)明內(nèi)容

本發(fā)明的目的是提供一種實(shí)時(shí)性高，可以提高數(shù)據(jù)采集系統(tǒng)更新速度的基于多塊DSP的并行信號(hào)采集處理系統(tǒng)的數(shù)據(jù)處理方法。

本發(fā)明是這樣實(shí)現(xiàn)的：

基于多塊DSP的并行信號(hào)采集處理系統(tǒng)的數(shù)據(jù)處理方法，待測(cè)信號(hào)經(jīng)單端轉(zhuǎn)差分電路、模數(shù)轉(zhuǎn)換電路AD與可編程邏輯門陣列FPGA的輸入端連接，可編程邏輯門陣列的輸出與若干存儲(chǔ)處理子系統(tǒng)連接，存儲(chǔ)處理子系統(tǒng)由開(kāi)關(guān)芯片、數(shù)字信號(hào)處理芯片DSP和靜態(tài)隨機(jī)存取存儲(chǔ)器SRAM組成，待測(cè)信號(hào)經(jīng)過(guò)單端轉(zhuǎn)差分電路轉(zhuǎn)換為差分信號(hào)，模數(shù)轉(zhuǎn)換電路AD將差分信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)后再傳給可編程邏輯門陣列FPGA，當(dāng)?shù)?存儲(chǔ)處理子系統(tǒng)的第1開(kāi)關(guān)芯片上的控制線引腳電位拉低時(shí)，?FPGA向第1存儲(chǔ)處理子系統(tǒng)的第1靜態(tài)隨機(jī)存取存儲(chǔ)器SRAM傳送數(shù)據(jù)，控制線引腳電位拉高時(shí)，第1數(shù)字信號(hào)處理芯片DSP從第1靜態(tài)隨機(jī)存取存儲(chǔ)器SRAM中讀取數(shù)據(jù)并處理，第1數(shù)字信號(hào)處理芯片DSP在處理信號(hào)時(shí)，F(xiàn)PGA則會(huì)把數(shù)據(jù)傳送給下一塊存儲(chǔ)處理子系統(tǒng)做上述相同操作，從而實(shí)現(xiàn)基于多塊DSP的并行信號(hào)處理技術(shù)，數(shù)字信號(hào)處理芯片DSP處理完數(shù)據(jù)后，傳給上位機(jī)顯示。

模數(shù)轉(zhuǎn)換電路與可編程邏輯門陣列FPGA有16位的數(shù)據(jù)線以及RESET,SYNC,CS,RD/WR,DRDY,MCLK控制線連接,MCLK為AD提供時(shí)鐘信號(hào)，RESET引腳的下降沿使內(nèi)部數(shù)字電路復(fù)位，SYNC使內(nèi)部濾波器復(fù)位，每次有新的轉(zhuǎn)換數(shù)據(jù)時(shí)，DRDY會(huì)產(chǎn)生一個(gè)低電平有效脈沖，片選引腳CS與RD/WR配合使用，當(dāng)CS低電平，RD/WR低電平時(shí)，發(fā)生讀操作；CS低電平，RD/WR高電平時(shí)，發(fā)生寫(xiě)操作，?FPGA與每一個(gè)存儲(chǔ)處理子系統(tǒng)中的開(kāi)關(guān)芯片通過(guò)5根線相連，包括串行外設(shè)接口SP和一根控制線，串行外設(shè)接口SP的CLK,CS,SDI,SDO,CS產(chǎn)生設(shè)備使能信號(hào)，CLK提供時(shí)鐘脈沖，SDI，SDO則基于此脈沖完成數(shù)據(jù)傳輸,以及一根控制線，開(kāi)關(guān)芯片與其存儲(chǔ)處理子系統(tǒng)內(nèi)的SRAM通過(guò)SPI接口線相連，每一塊DSP與FPGA通過(guò)通用異步收發(fā)傳輸器UART傳送指令，每一塊DSP與其內(nèi)部存儲(chǔ)處理子系統(tǒng)的開(kāi)關(guān)芯片通過(guò)SPI接口線連接，與存儲(chǔ)處理子系統(tǒng)外部的通用串行芯片USB通過(guò)SPI接口線連接，USB芯片與上位機(jī)通過(guò)通用串行總線USB總線連接。

數(shù)據(jù)處理步驟為：

將待測(cè)信號(hào)經(jīng)過(guò)單端轉(zhuǎn)差分電路轉(zhuǎn)換成兩路的差分信號(hào)，

FPGA通過(guò)6路控制線控制AD模塊，MCLK為AD提供時(shí)鐘信號(hào)，RESET引腳的下降沿使內(nèi)部數(shù)字電路復(fù)位，SYNC使內(nèi)部濾波器復(fù)位，每次有新的轉(zhuǎn)換數(shù)據(jù)時(shí)，DRDY會(huì)產(chǎn)生一個(gè)低電平有效脈沖，片選引腳CS與RD/WR配合使用，當(dāng)CS低電平，RD/WR低電平時(shí)，發(fā)生讀操作；CS低電平，RD/WR高電平時(shí)，發(fā)生寫(xiě)操作，