[發明專利]半導體存儲器件

在審

• 申請號: 202010747798.1
• 申請日: 2020-07-28
• 公開（公告）號: CN112382636A
• 公開（公告）日: 2021-02-19
• 發明（設計）人: 李海旻;姜信煥;韓智勛
• 申請（專利權）人: 三星電子株式會社
• 主分類號: H01L27/11578
• 分類號: H01L27/11578;H01L27/11573
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 屈玉華

一種半導體存儲器件包括：外圍邏輯結構，包括在基板上的外圍電路；水平半導體層，沿著外圍邏輯結構的頂表面延伸；多個堆疊結構，沿著第一方向布置在水平半導體層上；以及多個電極分隔區域，在所述多個堆疊結構中的每個中以在不同于第一方向的第二方向上延伸，其中所述多個堆疊結構中的每個包括第一電極墊和在第一電極墊上的第二電極墊，第一電極墊在第一方向上突出超過第二電極墊第一寬度，第一電極墊在第二方向上突出超過第二電極墊第二寬度，第二寬度不同于第一寬度。

技術領域

本公開涉及一種半導體存儲器件，更具體地，涉及一種具有提高的可靠性和集成密度的包括垂直溝道結構的三維(3D)半導體存儲器件。

背景技術

為了滿足消費者對高性能和低價格的需求，需要增大半導體器件的集成密度。由于集成密度是確定半導體器件的價格的最重要因素之一，所以需要增大集成密度。二維(2D)或平面半導體器件的集成密度由每個單位存儲單元所占據的面積決定，因此受精細圖案形成技術的顯著影響。

然而，由于圖案的小型化需要昂貴的設備，所以在增大2D半導體器件的集成密度方面仍然存在限制。因此，已經提出包括三維布置的存儲單元的三維(3D)半導體存儲器件。

發明內容

根據本公開的實施方式，提供一種半導體存儲器件，該半導體存儲器件包括：外圍邏輯結構，具有在基板上的外圍電路；水平半導體層，沿著外圍邏輯結構的頂表面延伸；多個堆疊結構，沿著第一方向布置在水平半導體層上；以及多個電極分隔區域，設置在所述多個堆疊結構中的每個中以在不同于第一方向的第二方向上延伸，其中所述多個堆疊結構中的每個包括第一電極墊和在第一電極墊上的第二電極墊，第一電極墊在第一方向上突出超過第二電極墊第一寬度，第一電極墊在第二方向上突出超過第二電極墊第二寬度，第二寬度不同于第一寬度。

根據本公開的上述和另一些實施方式，提供一種半導體存儲器件，該半導體存儲器件包括：外圍邏輯結構，具有在基板上的第一外圍電路和第二外圍電路；第一堆疊結構和第二堆疊結構，沿著第一方向布置在外圍邏輯結構上；多個電極分隔區域，設置在第一堆疊結構中以在不同于第一方向的第二方向上延伸；多個第一貫穿通路，沿著第一方向布置在第一堆疊結構和第二堆疊結構之間以電連接到第一外圍電路；以及多個第二貫穿通路，穿過第一堆疊結構電連接到第二外圍電路并沿著第二方向布置，其中所述多個第一貫穿通路中的至少一個不穿過第一堆疊結構和第二堆疊結構。

根據本公開的上述和另一些實施方式，提供一種半導體存儲器件，該半導體存儲器件包括：外圍邏輯結構，具有在基板上的第一外圍電路和第二外圍電路；設置在外圍邏輯結構上的水平半導體層，該水平半導體層包括在第一方向上延伸的多個開口；第一堆疊結構和第二堆疊結構，設置在水平半導體層上并布置在第二方向上以使多個開口中的一個插設在其間；多個電極分隔區域，設置在第一堆疊結構中以在第一方向上延伸；多個垂直結構，設置在彼此相鄰的電極分隔區域之間以穿過第一堆疊結構并電連接到水平半導體層；位線，設置在第一堆疊結構上以在第二方向上延伸并且連接到所述多個垂直結構中的至少一個；多個第一貫穿通路，穿過開口并且連接位線和第一外圍電路；以及多個第二貫穿通路，穿過第一堆疊結構電連接到第二外圍電路。

附圖說明

通過參照附圖詳細描述示范性實施方式，特征對于本領域技術人員將變得明顯，附圖中：

圖1示出根據本公開的一些實施方式的半導體存儲器件的框圖；

圖2示出根據本公開的一些實施方式的半導體存儲器件的透視圖；

圖3示出根據本公開的一些實施方式的包括在半導體存儲器件中的存儲單元塊的電路圖；

圖4示出根據本公開的一些實施方式的半導體存儲器件的布局圖；

圖5示出圖4所示的第一堆疊結構的平面圖；

圖6示出沿著圖4的線A-A截取的剖視圖；