[發明專利]面向對象的芯片級端口互連電路及其端口互連方法

在審

• 申請號: 202010743200.1
• 申請日: 2020-07-29
• 公開（公告）號: CN112182998A
• 公開（公告）日: 2021-01-05
• 發明（設計）人: 付英春;邵瑾;趙東艷;王于波;馮文楠;徐平江
• 申請（專利權）人: 北京智芯微電子科技有限公司;國網信息通信產業集團有限公司;國家電網有限公司
• 主分類號: G06F30/32
• 分類號: G06F30/32;G06F115/06;G06F115/08
• 代理公司: 北京清亦華知識產權代理事務所(普通合伙) 11201
• 代理人: 徐章偉

本發明公開了一種面向對象的芯片級端口互連電路及其端口互連方法，其中，面向對象的芯片級端口互連電路包括：PAD模塊，PAD模塊用于實現芯片與外部電路的連接；CORE模塊，CORE模塊包括PINMUX單元、IOCTRL控制單元、CPU單元和多個IP核，其中，PINMUX單元分別與PAD模塊和多個IP核連接，CPU單元用于對IOCTRL控制單元進行配置，以使IOCTRL控制單元通過PINMUX單元對PAD模塊與各IP核的連接通路進行控制。該芯片級端口互連電路可快速、高質量地完成芯片研發過程中各類IP核端口之間的互連需求。

技術領域

本發明涉及芯片設計領域，具體涉及一種面向對象的芯片級端口互連電路和一種端口互連方法。

背景技術

ASIC(Application Specific Integrated Circuit，應用型專用集成芯片)針對特定應用場景研發，電路執行效率高，但芯片規模相對較小(1-1000萬門)，不同研發項目之間的差異較大。PINMUX單元是ASIC芯片中內部IP核(Intellectual Property Core)與芯片頂層端口之間互連接的主要載體，研發過程與芯片研發同周期，其編碼和驗證效率對整個SoC(System on Chip，片上系統)芯片的研發進度影響較大。由于沒有時序約束和行業規范參考，PINMUX單元在實現方式上的差異很大。這就導致了不同項目之間的PINMUX 單元幾乎無法復用，從而無法快速、高質量地完成芯片研發過程中各類端口之間的互連需求。

發明內容

本發明旨在至少在一定程度上解決相關技術中的技術問題之一。為此，本發明的第一個目的在于提出一種面向對象的芯片級端口互連電路。該芯片級端口互連電路可快速、高質量地完成芯片研發過程中各類IP核端口之間的互連需求。

本發明的第二個目的在于提出一種端口互連方法。

為達到上述目的，本發明第一方面實施例提出了一種面向對象的芯片級端口互連電路，包括：PAD模塊，所述PAD模塊用于實現芯片與外部電路的連接；CORE模塊，所述CORE模塊包括PINMUX單元、IOCTRL控制單元、CPU單元和多個IP核，所述PINMUX單元分別與所述PAD模塊和所述多個IP核連接，所述CPU單元用于對所述IOCTRL控制單元進行配置，以使所述IOCTRL控制單元通過所述PINMUX單元對所述PAD模塊與各IP核的連接通路進行控制。

本發明實施例的面向對象的芯片級端口互連電路，基于面向對象編程的設計理念，在封裝形式選型后，僅需要編程PINMUX單元的端口和定義內部模擬通路，就可以實現芯片內部IP核端口與芯片頂層PAD模塊之間的多通路設定，從而可快速、高質量地完成芯片研發過程中各類IP核端口之間的互連需求。

另外，根據本發明上述實施例的面向對象的芯片級端口互連電路還可以具有以下附加的技術特征：

根據本發明的一個實施例，所述PINMUX單元分別與所述PAD模塊之間的連接為固定連接。

根據本發明的一個實施例，所述PAD模塊包括第一端口和第二端口，所述第一端口用以連接外部電路；所述CORE模塊還包括第三端口，所述第三端口與所述第二端口固定連接；所述PINMUX單元包括第四端口和第五端口，所述第四端口與所述第三端口固定連接，所述第五端口與所述多個IP核之間的連接為可控連接。

根據本發明的一個實施例，所述第五端口與所述多個IP核之間的連接通路的個數為2ⁿ，其中，n為正整數。

根據本發明的一個實施例，所述CPU單元還用于：對所述IOCTRL控制單元進行配置，以實現對所述PAD模塊的邏輯功能的配置。

根據本發明的一個實施例，所述PAD模塊的邏輯功能包括輸入使能功能、輸出使能功能、上拉電阻功能、下拉電阻功能、驅動功能中的一個或多個。