[發明專利]系統芯片存儲控制裝置和系統芯片

有效

• 申請號: 202010722164.0
• 申請日: 2020-07-24
• 公開（公告）號: CN111858141B
• 公開（公告）日: 2021-12-17
• 發明（設計）人: 李鵬;習偉;姚浩;于楊;楊祎巍;黃凱;李昱霆
• 申請（專利權）人: 南方電網數字電網研究院有限公司;南方電網科學研究院有限責任公司;浙江大學
• 主分類號: G06F11/10
• 分類號: G06F11/10;G06F3/06
• 代理公司: 廣州華進聯合專利商標代理有限公司 44224
• 代理人: 左幫勝

1.一種系統芯片存儲控制裝置，其特征在于，包括：

數據寄存器；

解碼糾錯單元，與所述數據寄存器信號連接，用于對所述數據寄存器寄存的數據進行解碼糾錯，得到第一目標讀數據，并將所述第一目標讀數據返回至所述數據寄存器；

流水線控制單元，與所述數據寄存器和所述解碼糾錯單元信號連接，用于接收微處理器發送的控制信號，根據所述控制信號獲取第一控制信息和第一地址信息，并在第一讀時鐘周期向內存模塊發送第一控制信息和第一地址信息，在第二讀時鐘周期接收所述內存模塊返回的第一初始讀數據，將所述第一初始讀數據寄存于所述數據寄存器，在第三讀時鐘周期，控制所述解碼糾錯單元工作，并將所述第一目標讀數據返回至所述微處理器，其中，所述第一初始讀數據是所述內存模塊根據所述第一控制信息和所述第一地址信息獲取的數據；

其中，所述流水線控制單元包括：

流水線控制器，與所述數據寄存器和所述解碼糾錯單元信號連接；

時鐘控制器，與所述流水線控制器信號連接，用于控制所述流水線控制器在第一讀時鐘周期，向所述內存模塊發送所述第一控制信息和第一地址信息；在第二讀時鐘周期，接收所述內存模塊返回的所述第一初始讀數據；在第三讀時鐘周期，控制所述解碼糾錯單元工作，并將所述第一目標讀數據返回至所述微處理器。

2.根據權利要求1所述的裝置，其特征在于，還包括：

地址預測單元，與所述流水線控制單元信號連接，用于在第二讀時鐘周期根據地址預測控制信號進行地址預測，得到預測地址信息，并將所述預測地址信息發送至所述內存模塊，其中，所述地址預測控制信號由所述流水線控制單元生成。

3.根據權利要求1所述的裝置，其特征在于，所述解碼糾錯單元采用錯誤檢查和糾正技術。

4.根據權利要求1所述的裝置，其特征在于，還包括：

控制信息寄存器，與所述流水線控制單元信號連接，所述流水線控制單元還用于根據所述控制信號，獲取第二控制信息和第二地址信息，并根據所述第二控制信息和所述第二地址信息從所述內存模塊中讀取第二初始讀數據，同時將所述第二控制信息寄存于所述控制信息寄存器；接收所述微處理器發送的非全字寫數據，將所述第二初始讀數據和所述非全字寫數據寄存于所述數據寄存器；在第三寫時鐘周期，控制所述解碼糾錯單元根據所述第二初始讀數據和所述非全字寫數據，確定目標非全字寫數據，并將所述目標非全字寫數據發送至所述內存模塊。

5.根據權利要求4所述的裝置，其特征在于，所述流水線控制單元還用于在第一寫時鐘周期，根據所述第二控制信息確定讀請求信息，并將所述讀請求信息和所述第二地址信息發送至所述內存模塊，且接收所述內存模塊在第二寫時鐘周期發送的第二初始讀數據，其中，所述第二初始讀數據是所述內存模塊根據所述第二地址信息和所述讀請求信息獲取的數據。

6.根據權利要求4所述的裝置，其特征在于，所述流水線控制單元還用于控制所述解碼糾錯單元對所述第二初始讀數據進行解碼糾錯，得到解碼數據；根據所述非全字寫數據的地址標識，將所述非全字寫數據覆蓋至所述解碼數據，得到初始非全字寫數據；對所述初始非全字寫數據進行編碼，得到所述目標非全字寫數據。

7.根據權利要求4所述的裝置，其特征在于，所述流水線控制單元還用于根據所述控制信號，獲取第三控制信息和第三地址信息，并在第四寫時鐘周期將所述第三地址信息發送至所述內存模塊，將所述第三控制信息寄存于所述控制信息寄存器，在第五寫時鐘周期，接收所述微處理器發送的全字寫數據，將所述全字寫數據輸入所述解碼糾錯單元，得到目標全字寫數據，并將所述目標全字寫數據和所述第三控制信息發送至所述內存模塊。

8.根據權利要求1所述的裝置，其特征在于，還包括：

高級高性能總線從機，與所述流水線控制單元信號連接，用于將所述微處理器通過高級高性能總線傳輸的信號轉換為所述控制信號。