[發(fā)明專利]半導體裝置的制造方法

在審

• 申請?zhí)枺?/td>: 202010699742.3
• 申請日: 2020-07-20
• 公開（公告）號: CN112490169A
• 公開（公告）日: 2021-03-12
• 發(fā)明（設計）人: 松尾美惠;宮島秀史
• 申請（專利權）人: 鎧俠股份有限公司
• 主分類號: H01L21/683
• 分類號: H01L21/683;H01L27/1157;H01L27/11582;H01L27/11573
• 代理公司: 北京律盟知識產(chǎn)權代理有限責任公司 11287
• 代理人: 張世俊

本實施方式的半導體裝置的制造方法，是將具有第1彈性模量的第1襯底接合于第2襯底上，所述第2襯底上具有比第1彈性模量高的第2彈性模量。在第1襯底上形成第1半導體元件。從第2襯底剝離第1襯底。

相關申請案的引用

本申請案基于并主張2019年9月11日申請的先行日本專利申請案第2019-165648號的優(yōu)先權的利益，該申請案的所有內(nèi)容通過引用包含在本文中。

技術領域

本發(fā)明的實施方式涉及一種半導體裝置的制造方法。

背景技術

開發(fā)了將多個存儲單元三維配置而成的立體型存儲單元陣列。為了增大數(shù)據(jù)儲存容量，會增加這種存儲單元陣列的積層數(shù)。如果存儲單元陣列的積層數(shù)增加，就會存在襯底因積層膜的應力而翹曲的情況。如果襯底翹曲，就會引起致制造工序中的搬送錯誤、襯底破損、良率降低、元件特性劣化等問題。

發(fā)明內(nèi)容

本實施方式的半導體裝置的制造方法，是將具有第1彈性模量的第1襯底接合于第2襯底上，該第2襯底上具有高于第1彈性模量的第2彈性模量。在第1襯底上形成第1半導體元件。從第2襯底剝離第1襯底。

根據(jù)所述構成，能夠提供一種可抑制襯底翹曲的半導體裝置。

附圖說明

圖1A～C是表示第1實施方式的半導體存儲器的制造方法的剖視圖。

圖2A～C是接著圖1表示半導體存儲器的制造方法的剖視圖。

圖3是表示存儲單元陣列的一部分及其周邊的結構的剖視圖。

圖4是存儲單元陣列的柱狀部部分的放大剖視圖。

圖5是表示CMOS(complementary metal oxide semiconductor，互補金屬氧化物半導體)電路的一部分及其周邊的結構的剖視圖。

圖6是表示將圖5所示的襯底接合于圖3所示的襯底的情況的剖視圖。

圖7是表示背柵極電極形成后的半導體存儲器的構成的剖視圖。

圖8A～C是表示第2實施方式的半導體存儲器的制造方法的剖視圖。

圖9A～C是表示第3實施方式的半導體存儲器的制造方法的剖視圖。

圖10A～C是表示第4實施方式的半導體存儲器的制造方法的剖視圖。

具體實施方式

現(xiàn)在將參考附圖解釋實施例。本發(fā)明不限于實施例。在實施例中，“上方向”或“下方向”有時與基于重力加速度方向的上方向或下方向不同。在本說明書和附圖中，與前述附圖中描述的元件相同的元件由相同的附圖標記表示，并且在適當時省略其詳細解釋。

(第1實施方式)

圖1(A)～圖2(C)是表示第1實施方式的半導體存儲器的制造方法的剖視圖。本實施方式是具備將多個存儲單元三維配置而成的立體型存儲單元陣列及控制該存儲單元陣列的CMOS(Complementary Metal-Oxide-Semiconductor，互補金氧半導體)電路的NAND(Not And，與非)型閃速存儲器的制造方法。存儲單元陣列及CMOS電路在相對于襯底10的表面大致垂直的方向積層。此外，本實施方式并不限定于NAND型閃速存儲器，只要為將半導體元件積層形成的半導體裝置則能夠適用。