[發明專利]提升高壓集成電路防負電流閂鎖能力的保護環及實現方法

有效

• 申請號: 202010693328.1
• 申請日: 2020-07-17
• 公開（公告）號: CN111799256B
• 公開（公告）日: 2023-05-23
• 發明（設計）人: 朱天志;黃冠群;陳昊瑜;邵華
• 申請（專利權）人: 上海華力微電子有限公司
• 主分類號: H01L27/02
• 分類號: H01L27/02
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 曹廷廷

本發明公開了一種提升高壓集成電路防負電流閂鎖能力的保護環及其實現方法，本發明通過在現有高壓NLDMOS的外保護環的高濃度N型摻雜上先串聯一個由非金屬硅化多晶硅電阻再連接至電源端Vcc，可降低寄生NPN三極管一旦被誤觸發后落在寄生NPN三極管集電極的電壓，避免該寄生NPN三極管被誤觸發后進入維持導通狀態，從而提升該高壓IO端的防負電流沖擊模式的閂鎖能力，減少高壓器件NLDMOS內保護環的寬度，節省版圖面積。

技術領域

本發明涉及集成電路設計領域，特別是涉及一種提升高壓集成電路防負電流閂鎖能力的保護環及其實現方法。

背景技術

雙保護環結構用在幾乎所有集成電路工藝平臺的IO電路中，用來增強集成電路的防閂鎖能力。但在高壓集成電路中即使應用了雙保護壞結構卻經常發生因高壓IO端防負電流沖擊模式防閂鎖能力不夠而導致的失效，經失效分析發現失效原因常為高壓集成電路IO電路中NLDMOS的(以下為表述方便，高壓器件以LDMOS為例)漏極，與其高壓P阱和外保護環(NGR2)所構成寄生NPN三極管因其電流增益較大而容易被觸發并維持導通所致，具體如圖1所示。

如圖1所示，現有技術中的一種常規的高壓集成電路IO端防負電流閂鎖的保護環結構，包括：多個淺溝道隔離層(STI，ShallowTrenchIsolation)10、高濃度P型摻雜(P+)22、高濃度P型摻雜(P+)23、高濃度N型摻雜(N+)24、高濃度P型摻雜(P+)25、P型擴散區(Pdrift)40、高濃度N型摻雜(N+)26、高濃度P型摻雜(P+)27、高濃度N型摻雜(N+)28、高濃度N型摻雜(N+)29、N型擴散區(Ndrift)50、第一高壓N阱(HVNW)60、第二高壓N阱(HVNW)61、第一高壓P阱(HVPW)70、第二高壓P阱(HVPW)71、P型襯底(P-Sub)80以及第一柵極30和第二柵極31。

整個保護環結構置于P型襯底(P-Sub)80上，在P型襯底(P-Sub)80中生成兩種高壓阱：高壓N阱(HVNW)60/61與高壓P阱(HVPW)70/71，每種高壓阱各兩個，其中第一高壓N阱(HVNW)60生成于P型襯底(P-Sub)80上的左邊，第一高壓P阱(HVPW)70生成于P型襯底(P-Sub)80上的右邊，在第一高壓N阱(HVNW)60右側為第二高壓P阱(HVPW)71，在第二高壓P阱(HVPW)71右側為第二高壓N阱(HVNW)61，在第二高壓N阱(HVNW)61右側為第一高壓P阱(HVPW)70；第一高壓N阱(HVNW)60的右側上方與第二高壓P阱(HVPW)71左側上方間、第二高壓P阱(HVPW)71右側上方與第二高壓N阱(HVNW)61左側上方間、第二高壓N阱(HVNW)61右側上方與第一高壓P阱(HVPW)70左側上方間用淺溝道隔離層(STI，ShallowTrenchIsolation)10隔離；

P型擴散區(Pdrift)40置于第一高壓N阱(HVNW)60上部之中間，在第一高壓N阱(HVNW)60上部之左側設置高濃度P型摻雜(P+)22，且高濃度P型摻雜(P+)22周圍為第一高壓N阱(HVNW)60即不與其他區域邊界接觸；高濃度P型摻雜(P+)23置于P型擴散區(Pdrift)40內的上部區域，其左側為淺溝道隔離層(STI，ShallowTrenchIsolation)10，該淺溝道隔離層(STI，ShallowTrenchIsolation)10左側和高濃度P型摻雜(P+)23右側為P型擴散區(Pdrift)40即被P型擴散區(Pdrift)40包圍；高濃度N型摻雜(N+)24置于高壓N阱(HVNW)60上部之右側，其右側為用于分隔第二高壓P阱71與第一高壓N阱60的淺溝道隔離層(STI，ShallowTrenchIsolation)10，其左側與第一高壓N阱60內的P型擴散區(Pdrift)40右側用淺溝道隔離層(STI，Shallow?TrenchIsolation)10隔離；