[發明專利]半導體結構及其形成方法

在審

• 申請號: 202010692303.X
• 申請日: 2020-07-17
• 公開（公告）號: CN113948462A
• 公開（公告）日: 2022-01-18
• 發明（設計）人: 金吉松
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司;中芯國際集成電路制造（北京）有限公司
• 主分類號: H01L21/82
• 分類號: H01L21/82;H01L29/06;H01L27/02
• 代理公司: 上海知錦知識產權代理事務所(特殊普通合伙) 31327
• 代理人: 高靜

一種半導體結構及其形成方法，形成方法包括：在目標層上形成第一核心層，沿第二方向相鄰第一核心層相對的側壁分別為第一側壁和第二側壁；在目標層上形成覆蓋第一側壁且與第二側壁相間隔的犧牲層；在第一核心層和犧牲層的側壁上形成第一側墻；在位于犧牲層側壁與位于第二側壁的第一側墻之間形成第二核心層；在目標層上形成覆蓋第二核心層和第一側墻側壁的填充層；去除犧牲層形成溝槽；去除位于溝槽側壁的第一側墻，形成位于溝槽側壁的第二側墻以及由第二側墻圍成的第一凹槽；去除第二核心層形成第二凹槽；去除第一核心層形成第三凹槽；圖形化第一凹槽、第二凹槽和第三凹槽下方的目標層，形成目標圖形。本發明實施例有利于提高目標圖形的圖形精度。

技術領域

本發明實施例涉及半導體制造領域，尤其涉及一種半導體結構及其形成方法。

背景技術

隨著半導體集成電路(Integrated circuit，IC)產業的快速成長，半導體技術在摩爾定律的驅動下持續地朝更小的工藝節點邁進，使得集成電路朝著體積更小、電路精密度更高、電路復雜度更高的方向發展。

在集成電路發展過程中，通常隨著功能密度(即每一芯片的內連線結構的數量)逐漸增加的同時，幾何尺寸(即利用工藝步驟可以產生的最小元件尺寸)也逐漸減小，這相應增加了集成電路制造的難度和復雜度。

目前，在技術節點不斷縮小的情況下，如何提高形成于晶圓上的圖形與目標圖形的匹配度成為了一種挑戰。

發明內容

本發明實施例解決的問題是提供一種半導體結構及其形成方法，提高目標圖形的精度、布局設計靈活度和自由度。

為解決上述問題，本發明實施例提供一種半導體結構的形成方法，包括：提供基底，包括用于形成目標圖形的目標層；在所述目標層上，形成沿第一方向延伸且沿第二方向間隔排布的第一核心層，第二方向垂直于第一方向，沿第二方向相鄰第一核心層相對的側壁分別為第一側壁和第二側壁；在所述第一側壁和第二側壁之間的目標層上形成犧牲層，所述犧牲層覆蓋所述第一側壁且與所述第二側壁相間隔；在所述第一核心層和犧牲層的側壁上形成第一側墻；在位于所述犧牲層側壁與位于第二側壁的第一側墻之間的目標層上，形成第二核心層；在所述目標層上形成覆蓋所述第二核心層和第一側墻側壁的填充層；去除所述犧牲層，在所述填充層中形成暴露出第一側壁的溝槽；去除位于所述溝槽側壁的第一側墻，在所述溝槽的側壁上形成第二側墻，位于所述溝槽側壁的第二側墻圍成第一凹槽；形成所述第一凹槽后，去除所述第二核心層，形成第二凹槽；去除所述第一核心層，形成第三凹槽，所述第三凹槽與相鄰的第二凹槽之間由第一側墻相隔離，所述第三凹槽與相鄰的第一凹槽之間、以及所述第二凹槽與相鄰的第一凹槽之間由第二側墻相隔離；以所述第一側墻、第二側墻和填充層為掩膜，圖形化所述第一凹槽、第二凹槽和第三凹槽下方的目標層，形成目標圖形。

相應的，本發明實施例還提供一種半導體結構，包括：基底，包括用于形成目標圖形的目標層；分立于所述目標層上的第一核心層，沿第一方向延伸且沿第二方向排布，第二方向垂直于第一方向，沿第二方向相鄰第一核心層相對的側壁分別為第一側壁和第二側壁，具有所述第一側壁的第一核心層的側壁分為所述第一側壁和第三側壁；第一側墻，位于具有所述第二側壁的第一核心層的側壁上、以及位于所述第三側壁上；填充層，位于所述第一核心層和第一側墻露出的目標層上，沿第二方向相鄰所述第一核心層之間形成有貫穿部分填充層的溝槽，所述溝槽暴露出所述第一側壁，且與所述第二側壁相間隔；第二側墻，位于所述溝槽的側壁上，所述第二側墻與位于所述第三側壁的第一側墻相接觸，覆蓋所述第一核心層的外側壁，位于所述溝槽側壁上的第二側墻圍成第一凹槽，所述第二側墻、第一側墻和填充層用于作為圖形化目標層的掩膜；第二核心層，貫穿所述第一凹槽和位于第二側壁的第一側墻之間的填充層，所述第二核心層用于為形成第二凹槽占據空間；其中，所述第一核心層用于為形成第三凹槽占據空間。

與現有技術相比，本發明實施例的技術方案具有以下優點：