[發明專利]一種用于RISC-V架構的中斷控制方法

在審

• 申請號: 202010691742.9
• 申請日: 2020-07-17
• 公開（公告）號: CN111831419A
• 公開（公告）日: 2020-10-27
• 發明（設計）人: 陳龍
• 申請（專利權）人: 四川長虹電器股份有限公司
• 主分類號: G06F9/48
• 分類號: G06F9/48;G06F9/30
• 代理公司: 成都虹橋專利事務所(普通合伙) 51124
• 代理人: 陳立志

本發明涉及低功耗內核中斷處理技術領域，公開了一種用于RISC?V架構的中斷控制方法，解決基于RISC?V架構的MCU芯片對緊急中斷的快速處理問題。本發明處理器在處理普通中斷程序或者主程序的過程中，一旦收到PLIC分發的快速中斷程序，則跳轉到快速中斷處理流程；其中，收到的快速中斷程序通過使用壓縮指令集編寫，使得其使用的通用寄存器被限制在x8?x15范圍內；快速中斷處理時，在執行中斷處理函數前使用8個影子寄存器sx8?sx15來暫存通用寄存器x8?x15的數據，函數處理完畢之后將8個影子寄存器sx8?sx15所保存的數據恢復到被打斷程序使用的通用寄存器x8?x15中，并繼續之前的普通中斷程序或者主程序處理流程。本發明適用于內核中斷處理。

技術領域

本發明涉及低功耗內核中斷處理技術領域，特別涉及一種用于RISC-V架構的中斷控制方法。

背景技術

時效性是MCU相對于通用CPU的一個重要特性，低延遲外設中斷與中斷嵌套是保障MCU時效性的重要指標。RISC-V架構定義了三類主要中斷：軟件中斷(SoftwareInterrupt)、計時器中斷(Timer Interrupt)和外部中斷(External Interrupt)，其中外部中斷優先級最高。外部中斷一般通過PLIC(Platform Level Interrupt Controller)完成優先級仲裁和分發，然而再交給CPU core進行處理。

但隨著MCU系統功能的日益豐富，需要處理的外部中斷也越來越復雜，即使按現有的RISC-V架構所規定的中斷優先級等級和嵌套機制設計MCU，仍然存在中斷處理時效性問題。嵌入式MCU一般為單核架構，即在同一時刻只能執行一個任務，比如交互通信，電機轉速運算等，CPU按照提前寫好的代碼，逐行執行程序。如果一個或多個外部中斷源，如UART、GPIO等，經過PLIC進行優先級仲裁后向處理器發起中斷請求，那么CPU需要停止原來程序的執行，轉而響應優先級較高的外部中斷請求。這就要求CPU在進入中斷處理程序前，保存當前任務執行的環境，即“保存現場”；并在離開中斷處理程序時，恢復之前任務執行的環境，即“恢復現場”。RISC-V架構允許用戶自定義外部中斷源的優先級，但對于每個外部中斷處理，都需要軟件實現“保存現場”和“恢復現場”，即入棧和出棧所有的通用寄存器。總所周知，CPU執行每一條訪存指令，在五級流水線的MEM級都需要數個周期完成訪問存儲器操作，如讀取或寫入數據，那么對于32bit的RISC-V架構處理器，根據總線和存儲器架構不同，中斷前后可能需要上百個周期來保存和恢復當前任務的現場。對于需要緊急處理的中斷請求(比如MCU電機轉速控制，高速IO請求等)，以上處理過程延時較高，將很大程度上影響到MCU芯片系統的時效性。

此外，RISC-V架構定義CPU在響應中斷請求進入異常處理模式的同時，會自動將控制和狀態寄存器(CSR，Control and Status Register)的全局中斷使能關閉，即硬件上不支持中斷嵌套，但RISC-V也允許用戶自定義中斷控制器以實現中斷嵌套機制。顯然，為了能夠快速處理緊急中斷請求，需要考慮至少兩級中斷嵌套，即需緊急處理的中斷(即快速中斷)可以打斷較低優先級的中斷(普通中斷)。ARM架構的Cortex-M3中，中斷控制的硬件機制為NVIC，可實現多中斷源的優先級仲裁和中斷嵌套處理；8051單片機的中斷控制系統，IP寄存器中有一個控制位，只有0、1兩個值，故僅支持2級中斷嵌套。而在RISC-V架構的默認機制中，并不具備ARM架構的NVIC硬件中斷控制機制，也不具備8051的2級中斷嵌套機制，故無法通過ARM與8051現有的技術方案解決RISC-V快速中斷的嵌套機制問題。