[發明專利]基于超導SFQ電路的微處理器系統及其運算裝置

有效

• 申請號: 202010690281.3
• 申請日: 2020-07-17
• 公開（公告）號: CN111984058B
• 公開（公告）日: 2023-04-25
• 發明（設計）人: 楊佳洪;唐光明
• 申請（專利權）人: 中國科學院計算技術研究所
• 主分類號: G06F1/04
• 分類號: G06F1/04;G06F1/3237;G06F1/3234
• 代理公司: 北京泛華偉業知識產權代理有限公司 11280
• 代理人: 王勇

提供一種基于超導SFQ電路的運算裝置，包括：NDRO，包括用于接收解除阻塞信號的數據輸入端，用于接收分布時鐘信號的時鐘輸入端，用于接收阻塞信號的重置端，以及數據輸出端；自時鐘發生器，其接收來自NDRO數據輸出端的信號，并輸出自時鐘信號；運算部件，包括數據輸出端以及流水線沖刷信號輸出端，運算部件由自時鐘信號驅動對輸入數據進行處理并進行數據輸出；其中，當NDRO接收到阻塞信號時，控制自時鐘發生器不輸出自時鐘信號，以及當NDRO接收到解除阻塞信號時，控制自時鐘發生器輸出自時鐘信號；運算部件基于其預定指令輸出流水線沖刷信號。

技術領域

本發明涉及一種超導數字集成電路，尤其涉及一種基于超導SFQ電路的微處理器系統及其運算裝置。

背景技術

數字電路技術的應用在現今社會中幾乎隨處可見，而性能、面積和功耗則是衡量數字電路優劣的三大指標。能夠稱之為好的數字電路勢必具有較高的性能、較少的面積和較低的功耗。超導單磁通量子(Single-flux-quantum,SFQ)技術便是以其超高工作頻率和超低功耗的特性被認為是下一代集成電路的替代技術之一，它的基本器件是約瑟夫森結(Josephson?Junction)。約瑟夫森結的基本工作原理是約瑟夫森結的量子隧穿效應。將SFQ技術運用到數字電路領域主要是為了解決大數據中心和超級計算機功耗巨大的問題。

然而，雖然SFQ數字電路的速度很快，功耗很低，但是其芯片之中的內連線會占據很大的面積，而且連線延遲很大，所以中大規模超導數字集成電路將很難發揮SFQ技術的高頻優勢。因此超導數字集成電路設計者需要找到一種能夠發揮其高頻優勢的同時又能減少連線復雜度的時序方式以及設計架構。

現有的常用時序方式可以分為兩類：同步時序方式和異步時序方式。同步時序方式中包括并發流時序(concurrent?flow?clocking)、逆流時序(counter-flow?clocking)和零偏移時序(zero-skew?clocking)；異步時序主要包括數據驅動式的自時鐘時序(DataDriven?Self-Timed?scheme,DDST)和雙軌邏輯(dual?rail?logic)。

目前國際上主要的SFQ處理器都采取上述的時序方式，而且要么全部采取同步時序，如美國的FLUX-1，日本的CORE系列處理器。要么全部采取異步時序，如日本的SCRAM2。2019年由G.Krylov,E.G.Friedman等提出的全局異步，局部同步(Global?AsynchronousLocal?Synchronous,GALS)的策略，試圖減少全局時鐘帶來的面積損耗，提高時序的兼容性，不失為一種新穎的策略。

同步時序方式的優點是它能夠提高超導數字電路的工作頻率，同步時序方式中的并發流時序方式甚至能夠將流水線的粒度壓縮到單元門級，從而使得超導數字電路的頻率達到幾十甚至上百GHz。但是為了全局達到同步，需要耗費大量的連線延遲來滿足時序要求，另外，不同部件之間無法解耦合，不同部件之間的設計時序是相關的，因此同步時序方式在應對長距離的寫回(Write?Back)操作方面是相對比較困難的。

異步時序方式的優點是避免了復雜的時鐘樹的布置，但是它要求較為嚴格的握手協議。握手協議的復雜度是隨著數字電路部件增多而增多的。

如果一個超導數字電路的架構完全采用同步時序方式或者是異步時序方式，很難解決微處理器中的一些問題。流水線沖刷帶來的高昂代價是連線資源極為寶貴的SFQ電路的設計人員所難以接受的。另外，不同數字電路部件所追求的指標不一樣，有的注重性能、速度，有的注重面積的開銷等等，那么如果能夠根據它們各自的要求選擇合適的時序方式，將可以盡可能地發揮各個數字電路部件的優勢。因此需要一種能夠兼容各個時序方式的架構。