[發(fā)明專利]用于智能處理器的控制系統(tǒng)、方法及電子設(shè)備

在審

• 申請(qǐng)?zhí)枺?/td>: 202010689114.7
• 申請(qǐng)日: 2020-07-16
• 公開（公告）號(hào): CN111831332A
• 公開（公告）日: 2020-10-27
• 發(fā)明（設(shè)計(jì)）人: 趙永威;支天;杜子?xùn)|;陳云霽;徐志偉;孫凝暉;郭崎
• 申請(qǐng)（專利權(quán)）人: 中國(guó)科學(xué)院計(jì)算技術(shù)研究所;中國(guó)科學(xué)院大學(xué)
• 主分類號(hào): G06F9/30
• 分類號(hào): G06F9/30;G06F9/38;G06F9/302;G06N20/00;G06N3/063
• 代理公司: 中科專利商標(biāo)代理有限責(zé)任公司 11021
• 代理人: 周天宇

本公開提供一種用于智能處理器的控制系統(tǒng)，智能處理器的每一層分形計(jì)算子單元包括控制系統(tǒng)，控制系統(tǒng)包括：串行分解模塊，用于對(duì)智能處理器執(zhí)行分形運(yùn)算對(duì)應(yīng)的分形指令集進(jìn)行串行分解，得到串行分解子指令，并對(duì)串行分解子指令進(jìn)行暫存；降級(jí)模塊，用于對(duì)串行分解子指令進(jìn)行降級(jí)，將上一層分形計(jì)算子單元對(duì)當(dāng)前層分形計(jì)算子單元下發(fā)的串行分解子指令修改為當(dāng)前層分形計(jì)算子單元對(duì)下一層分形計(jì)算子單元下發(fā)的串行分解子指令；并行分解模塊，用于對(duì)降級(jí)后的串行分解子指令進(jìn)行并行分解，得到滿足智能處理器中所有分形計(jì)算子單元并發(fā)運(yùn)行的并發(fā)度要求的并行分解子指令。該控制系統(tǒng)可以高效、準(zhǔn)確地控制智能處理器執(zhí)行分形運(yùn)算及規(guī)約運(yùn)算。

技術(shù)領(lǐng)域

本公開涉及計(jì)算機(jī)技術(shù)領(lǐng)域，尤其涉及一種用于智能處理器的控制系 統(tǒng)、方法及電子設(shè)備。

背景技術(shù)

機(jī)器學(xué)習(xí)算法作為一種新興工具，在產(chǎn)業(yè)界得到越來(lái)越多的應(yīng)用，包 括圖像識(shí)別、語(yǔ)音識(shí)別、人臉識(shí)別、視頻分析、智能推薦、游戲競(jìng)技等領(lǐng) 域。近年來(lái)，針對(duì)應(yīng)用越來(lái)越廣泛的機(jī)器學(xué)習(xí)負(fù)載，產(chǎn)業(yè)界出現(xiàn)了許多不 同規(guī)模的機(jī)器學(xué)習(xí)專用計(jì)算機(jī)。例如，在移動(dòng)端，一些智能手機(jī)采用了機(jī) 器學(xué)習(xí)處理器用于人臉識(shí)別，在云服務(wù)端，采用機(jī)器學(xué)習(xí)計(jì)算機(jī)進(jìn)行加速 等。

機(jī)器學(xué)習(xí)算法具有廣泛的前景，但應(yīng)用收到編程難題的制約。應(yīng)用場(chǎng) 景的廣泛不僅體現(xiàn)在具有多種應(yīng)用領(lǐng)域，同時(shí)還體現(xiàn)在應(yīng)用在不同規(guī)模的 硬件平臺(tái)上。如果要對(duì)每一種硬件上的每一種應(yīng)用分別編程，就會(huì)產(chǎn)生由 編程-規(guī)模相關(guān)性帶來(lái)的編程難題。因此，研發(fā)人員采用編程框架(例如 TensorFlow、PyTorch、MXNet)來(lái)作為橋接模型，將各種應(yīng)用和各種硬件 橋接起來(lái)改善該問(wèn)題。

但是，編程框架僅僅緩解了用戶在編程時(shí)遇到的編程難題；對(duì)于硬件 廠商而言，挑戰(zhàn)則變得更嚴(yán)峻了?，F(xiàn)在，硬件廠商不僅需要為每一個(gè)硬件 產(chǎn)品提供編程接口，還需要將每一個(gè)編程框架移植到每一個(gè)硬件產(chǎn)品上， 這產(chǎn)生了巨大的軟件開發(fā)成本。單獨(dú)TensorFlow一個(gè)框架，就具有超過(guò)一 千種算子，而在某一硬件上為一個(gè)算子做優(yōu)化就需要一名高級(jí)軟件工程師 工作幾個(gè)月的時(shí)間。

發(fā)明內(nèi)容

針對(duì)上述的缺陷，本公開的目的在于提供一種用于智能處理器的控制 系統(tǒng)、方法及電子設(shè)備，用于至少部分解決上述技術(shù)問(wèn)題。

根據(jù)本公開的第一方面，提供一種用于智能處理器的控制系統(tǒng)，所述 智能處理器的每一層分形計(jì)算子單元包括所述控制系統(tǒng)，所述控制系統(tǒng)包 括：串行分解模塊，用于對(duì)所述智能處理器執(zhí)行分形運(yùn)算對(duì)應(yīng)的分形指令 集進(jìn)行串行分解，得到串行分解子指令，并對(duì)所述串行分解子指令進(jìn)行暫 存；降級(jí)模塊，用于對(duì)所述串行分解子指令進(jìn)行降級(jí)，將上一層分形計(jì)算 子單元對(duì)當(dāng)前層分形計(jì)算子單元下發(fā)的所述串行分解子指令修改為當(dāng)前層分形計(jì)算子單元對(duì)下一層分形計(jì)算子單元下發(fā)的串行分解子指令；并行 分解模塊，用于對(duì)降級(jí)后的串行分解子指令進(jìn)行并行分解，得到滿足所述 智能處理器中所有分形計(jì)算子單元并發(fā)運(yùn)行的并發(fā)度要求的并行分解子 指令。

在一些實(shí)施例中，所述串行分解模塊包括第一指令隊(duì)列暫存單元、串 行分解單元及第二指令隊(duì)列暫存單元；所述第一指令隊(duì)列暫存單元用于暫 存所述分形指令集；所述串行分解單元用于根據(jù)所述智能處理器對(duì)應(yīng)的硬 件容量將所述分形指令集串行分解為按順序執(zhí)行的所述串行分解子指令； 所述第二指令隊(duì)列暫存單元用于暫存所述串行分解子指令。

在一些實(shí)施例中，所述串行分解子指令的粒度不超過(guò)所述硬件容量所 能允許的范圍。

在一些實(shí)施例中，所述降級(jí)模塊包括分配單元、DMA及替換單元； 所述分配單元用于為所述串行分解子指令中位于外部存儲(chǔ)器的操作數(shù)分 配本地存儲(chǔ)空間；所述DMA用于在所述串行分解子指令執(zhí)行前，將所述 分形運(yùn)算所需的數(shù)據(jù)從本地存儲(chǔ)器寫入所述分形計(jì)算子單元；所述替換單 元用于將所述串行分解子指令對(duì)應(yīng)的操作數(shù)替換為本地備份操作數(shù)。

在一些實(shí)施例中，所述DMA還用于在所述串行分解子指令執(zhí)行后， 將所述數(shù)據(jù)從所述分形計(jì)算子單元寫出至所述本地存儲(chǔ)器。