[發明專利]使用電流源的ZQ校準

有效

• 申請號: 202010639328.3
• 申請日: 2020-07-06
• 公開（公告）號: CN112652350B
• 公開（公告）日: 2022-04-19
• 發明（設計）人: 佐藤康夫;高橋弘樹;塚田修一;何源
• 申請（專利權）人: 美光科技公司
• 主分類號: G11C29/02
• 分類號: G11C29/02;G11C29/00;G11C11/4063
• 代理公司: 北京律盟知識產權代理有限責任公司 11287
• 代理人: 王龍

本申請涉及使用電流源的ZQ校準。一種存儲器裝置包含終端校準電路，所述終端校準電路具有用于校準數據總線終端的阻抗的下拉電路或上拉電路中的至少一個。所述存儲器裝置還包含被配置成生成校準電流的參考校準電路。所述終端校準電路可以被配置成基于所述校準電流來編程下拉電路或上拉電路中的所述至少一個的阻抗。

技術領域

本公開涉及用于存儲器系統中的ZQ校準的系統和方法，并且更特別地涉及使用電流源的ZQ校準。

背景技術

半導體系統(例如，半導體存儲器和處理器)跨數據通信線路傳輸數據，所述數據通信線路被配置成具有精心匹配的阻抗值。某些操作參數(例如，溫度等)的變化會導致阻抗失配，從而可能不利地影響數據傳輸速率和質量。為了減輕這些不利情況，半導體系統可以包含具有可編程阻抗的終端組件，可以隨著操作條件的改變而基于校準過程來對其進行調節。在一些實施方案中，基于在附接到半導體存儲器封裝的外部連接(在本文中也被稱為“外部引腳”或“引腳”)的連接焊盤上進行的電壓測量來編程終端組件的阻抗。外部引腳可以連接到外部參考校準裝置，諸如例如電阻器。然而，典型的半導體存儲器封裝上可用的外部引腳的數量受到限制，并且通常每個存儲器封裝僅提供一個外部參考校準裝置。在半導體系統是諸如SRAM或DRAM的存儲器的情況下，存儲器系統可以包含具有多個半導體組件(例如，半導體管芯)的存儲器封裝，每個半導體組件含有一或多個存儲器裝置，所述存儲器裝置含有存儲器單元和終端組件。在此些存儲器系統中，當基于校準過程的結果來對相應終端組件進行編程時，每個存儲器裝置必須經由外部引腳共享外部參考校準裝置。然而，隨著共享外部參考校準裝置的存儲器裝置的數量的增加，存儲器系統的校準時間會變得很長。

此外，一些存儲器裝置沒有外部參考校準裝置。因此，在此些存儲器裝置中不進行定期校準。盡管微調設置可用于終端組件，但不能保證當存儲器裝置溫度因操作和/或環境溫度的變化而變化時，終端組件的電阻值保持不變。

發明內容

一方面，本公開涉及一種設備，其包括終端校準電路，其具有用于校準數據總線終端的下拉電路或上拉電路中的至少一個；和參考校準電路，其被配置成生成校準電流，其中所述終端校準電路被配置成基于所述校準電流來編程下拉電路或上拉電路中的所述至少一個的阻抗。

另一方面，本公開涉及一種方法，其包括：生成校準電流；基于所述校準電流來編程終端校準電路中的下拉電路或上拉電路中的至少一個的阻抗，所述終端校準電路用于校準數據總線終端。

附圖說明

圖1是根據本公開的一個實施例的存儲器系統的一個實施例的框圖。

圖2是根據本公開的一個實施例的終端組件的一個實施例的框圖。

圖3A是根據本公開的一個實施例的上拉電路的一個實施例的示意圖。

圖3B是根據本公開的一個實施例的下拉電路的一個實施例的示意圖。

圖4是根據本公開的一個實施例的恒定電流電路的框圖。

圖5是根據本公開的一個實施例的參考校準電路的框圖。

圖6是根據本公開的一個實施例的終端校準電路的框圖。

圖7是根據本公開的另一實施例的參考校準電路的框圖。

圖8A是根據本公開的另一實施例的參考校準電路的框圖。

圖8B是根據本公開的另一實施例的終端校準電路的框圖。

圖9是根據本公開的另一實施例的參考校準電路的框圖。

圖10是根據本公開的另一實施例的參考校準電路的框圖。

圖11是根據本公開的一個實施例的ZQ校準程序的一個實施例的流程圖。

具體實施方式