[發明專利]一種半導體器件及其制作方法、集成電路及電子設備

在審

• 申請號: 202010626309.7
• 申請日: 2020-07-01
• 公開（公告）號: CN111799331A
• 公開（公告）日: 2020-10-20
• 發明（設計）人: 李永亮;昝穎;程曉紅;李俊杰;王文武
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L21/336;H01L29/423;H01L29/06
• 代理公司: 北京知迪知識產權代理有限公司 11628
• 代理人: 周娟

本發明公開了一種半導體器件及其制作方法、集成電路及電子設備，涉及半導體技術領域。以提供一種技術簡單、制作難度小、生產成本低，能夠防止納米線釋放時對源漏層的橫向腐蝕的半導體器件為目的。該半導體器件包括：環柵晶體管；環柵晶體管包括溝道層以及與溝道層連接的源漏結構；源漏結構包括源漏層和襯墊層，襯墊層形成在源漏層和溝道層之間；襯墊層的材質與溝道層的材質相同；或，襯墊層的材質包含的目標元素的質量百分比與溝道層包含的目標元素的質量百分比差值的絕對值小于第一閾值。

技術領域

本發明涉及半導體技術領域，具體涉及一種半導體器件及其制作方法、集成電路及電子設備。

背景技術

堆疊納米線或片環柵器件是一種新的半導體晶體管，具有良好的柵控能力，可以增大工作電流，降低短溝道效應，因此，具有廣泛的應用前景。

堆疊納米線/片的釋放是實現環柵器件集成的關鍵技術之一，目前，一般采用內側墻技術防止納米線釋放時對源漏層的橫向腐蝕。但，內側墻技術工序復雜，制作難度高，還會增加環柵器件的生產成本。

發明內容

本發明的目的在于提供一種半導體器件及其制作方法、集成電路及電子設備，以提供一種技術簡單、制作難度小、生產成本低，能夠防止納米線釋放時對源漏層的橫向腐蝕的半導體器件。

為了達到上述目的，本發明提供了一種半導體器件。

半導體器件包括：

環柵晶體管；

環柵晶體管包括溝道層以及與溝道層連接的源漏結構；

源漏結構包括源漏層和襯墊層，襯墊層形成在源漏層和溝道層之間；

襯墊層的材質與溝道層的材質相同；或，襯墊層的材質包含的目標元素的質量百分比與溝道層包含的目標元素的質量百分比差值的絕對值小于第一閾值。

可選地，半導體器件還包括襯底，襯底包括基部以及形成在基部上的鰭部；

襯墊層形成在鰭部的第一區域；溝道層形成在鰭部的第二區域；源漏層形成在第一區域上襯墊層背離溝道層的一側；

第二區域與第一區域齊平，或第二區域凸出于第一區域。

可選地，襯底包括第一襯底，溝道層形成在第一襯底上；

或，襯底包括第一襯底以及形成在第一襯底上的第二襯底，第二襯底為鍺硅襯底；溝道層形成在第二襯底上。

可選地，鍺硅襯底的厚度為300nm-3um；

和/或，鍺硅襯底中鍺質量百分比為30％-75％。

可選地，目標元素為硅，第一閾值為13％-15％；

溝道層為硅溝道層，襯墊層為硅襯墊層；

或，溝道層為硅溝道層，硅襯墊層為鍺硅襯墊層。

可選地，目標元素為鍺，第一閾值為13％-15％；

溝道層為鍺溝道層，襯墊層為鍺襯墊層；

或，溝道層為鍺溝道層，襯墊層為鍺硅襯墊層。

可選地，目標元素為鍺，第一閾值為13％-15％；

溝道層為鍺硅溝道層，襯墊層為鍺硅襯墊層。

可選地，溝道層為多層，每層溝道層的高度大于或等于5nm，小于或等于30nm。

可選地，襯墊層的厚度為3nm-15nm。

可選地，襯墊層含有摻雜離子；

摻雜離子的濃度為5×1018cm-3-1×1021cm-3。