[發(fā)明專利]包括熔絲鎖存器的半導體器件

在審

• 申請?zhí)枺?/td>: 202010625336.2
• 申請日: 2020-07-02
• 公開（公告）號: CN113129988A
• 公開（公告）日: 2021-07-16
• 發(fā)明（設計）人: 千德秀
• 申請（專利權）人: 愛思開海力士有限公司
• 主分類號: G11C29/00
• 分類號: G11C29/00;H01L27/112
• 代理公司: 北京三友知識產(chǎn)權代理有限公司 11127
• 代理人: 劉久亮;黃綸偉

1.一種半導體器件的熔絲鎖存器，該半導體器件的熔絲鎖存器包括：

第一NMOS晶體管和第二NMOS晶體管，該第一NMOS晶體管和該第二NMOS晶體管各自被配置為通過所述第一NMOS晶體管和所述第二NMOS晶體管的柵極端子接收第一控制信號，并響應于所述第一控制信號而發(fā)送熔絲單元數(shù)據(jù)；

第一反相器，該第一反相器包括串聯(lián)聯(lián)接在電源電壓和接地電壓之間的第一PMOS晶體管和第三NMOS晶體管，其中，所述第一反相器的輸入節(jié)點聯(lián)接至所述第二NMOS晶體管，并且所述第一反相器的輸出節(jié)點聯(lián)接至所述第一NMOS晶體管；

第二反相器，該第二反相器包括串聯(lián)聯(lián)接在所述電源電壓和所述接地電壓之間的第二PMOS晶體管和第四NMOS晶體管，使得所述第二反相器的輸入節(jié)點聯(lián)接至所述第一反相器的所述輸出節(jié)點，并且所述第二反相器的輸出節(jié)點聯(lián)接至所述第一反相器的所述輸入節(jié)點；

第五NMOS晶體管，該第五NMOS晶體管的柵極端子聯(lián)接至所述第一反相器的所述輸入節(jié)點和所述第二反相器的所述輸出節(jié)點，并且該第五NMOS晶體管的第一端子聯(lián)接至數(shù)據(jù)輸出端子；以及

第六NMOS晶體管，該第六NMOS晶體管被配置為通過該第六NMOS晶體管的柵極端子接收第二控制信號，并且被配置為響應于所述第二控制信號而選擇性地將所述接地電壓聯(lián)接至所述第五NMOS晶體管的第二端子，

其中，所述第一NMOS晶體管和所述第二NMOS晶體管形成在第一有源區(qū)中，所述第一PMOS晶體管和所述第二PMOS晶體管形成于在第一方向上位于所述第一有源區(qū)的一側的第二有源區(qū)中，所述第三NMOS晶體管和所述第四NMOS晶體管形成于在所述第一方向上位于所述第二有源區(qū)的一側的第三有源區(qū)中，并且所述第五NMOS晶體管和所述第六NMOS晶體管形成于在所述第一方向上位于所述第三有源區(qū)的一側的第四有源區(qū)中。

2.根據(jù)權利要求1所述的半導體器件的熔絲鎖存器，其中，所述第一NMOS晶體管的第一端子和所述第二NMOS晶體管的第一端子分別設置在所述第一有源區(qū)的兩端。

3.根據(jù)權利要求1所述的半導體器件的熔絲鎖存器，其中，所述第一PMOS晶體管的第一端子和所述第二PMOS晶體管的第一端子分別設置在所述第二有源區(qū)的兩端。

4.根據(jù)權利要求1所述的半導體器件的熔絲鎖存器，其中，所述第三NMOS晶體管的第一端子和所述第四NMOS晶體管的第一端子分別設置在所述第三有源區(qū)的兩端。

5.根據(jù)權利要求1所述的半導體器件的熔絲鎖存器，其中，所述第五NMOS晶體管的第一端子和所述第六NMOS晶體管的第一端子分別設置在所述第四有源區(qū)的兩端。

6.根據(jù)權利要求1所述的半導體器件的熔絲鎖存器，其中，所述第一NMOS晶體管的與所述第一有源區(qū)的第一部分交疊的部分與所述第二NMOS晶體管的與所述第一有源區(qū)的第二部分交疊的部分隔離。

7.根據(jù)權利要求1所述的半導體器件的熔絲鎖存器，其中，所述第一PMOS晶體管的與所述第二有源區(qū)的第一部分交疊的部分與所述第二PMOS晶體管的與所述第二有源區(qū)的第二部分交疊的部分隔離。

8.根據(jù)權利要求1所述的半導體器件的熔絲鎖存器，其中，所述第三NMOS晶體管的與所述第三有源區(qū)的第一部分交疊的部分與所述第四NMOS晶體管的與所述第三有源區(qū)的第二部分交疊的部分隔離。

9.根據(jù)權利要求1所述的半導體器件的熔絲鎖存器，其中，所述第五NMOS晶體管的與所述第四有源區(qū)的第一部分交疊的部分與所述第六NMOS晶體管的與所述第四有源區(qū)的第二部分交疊的部分隔離。