[發(fā)明專利]基于信號延遲平衡技術(shù)設(shè)計的多裸片F(xiàn)PGA

有效

• 申請?zhí)枺?/td>: 202010620230.3
• 申請日: 2020-07-01
• 公開（公告）號: CN111710661B
• 公開（公告）日: 2021-12-07
• 發(fā)明（設(shè)計）人: 單悅爾;徐彥峰;范繼聰;張艷飛;閆華
• 申請（專利權(quán)）人: 無錫中微億芯有限公司
• 主分類號: H01L25/065
• 分類號: H01L25/065;H01L25/18;H01L23/482;H01L23/538
• 代理公司: 無錫華源專利商標事務(wù)所(普通合伙) 32228
• 代理人: 過顧佳;聶啟新

本申請公開了一種基于信號延遲平衡技術(shù)設(shè)計的多裸片F(xiàn)PGA，涉及FPGA技術(shù)領(lǐng)域，該多裸片F(xiàn)PGA包括基板及其上的硅連接層以及按二維堆疊方式層疊排布在硅連接層上的若干個FPGA裸片，裸片內(nèi)置的硅堆疊連接點通過RDL層具有預(yù)定繞線結(jié)構(gòu)的頂層金屬線連接到連接點引出端，連接點引出端再通過硅連接層內(nèi)的兩個方向的跨裸片連線即可連接到其他裸片，實現(xiàn)裸片之間的二維互連通信，這種級聯(lián)結(jié)構(gòu)支持由多個小規(guī)模小面積的裸片級聯(lián)實現(xiàn)大規(guī)模大面積的FPGA產(chǎn)品，減少加工難度，提高芯片生產(chǎn)良率；通過調(diào)整頂層金屬線的繞線距離即能高效的實現(xiàn)跨裸片信號延遲平衡，加速設(shè)計時序收斂，有利于提高應(yīng)用中的資源布局靈活性。

技術(shù)領(lǐng)域

本發(fā)明涉及半導(dǎo)體技術(shù)領(lǐng)域，尤其是一種基于信號延遲平衡技術(shù)設(shè)計的多裸片F(xiàn)PGA。

背景技術(shù)

FPGA(Field Programmable Gate Array，現(xiàn)場可編程邏輯門陣列)是一種硬件可編程的邏輯器件，除了應(yīng)用于移動通信、數(shù)據(jù)中心等領(lǐng)域，還廣泛應(yīng)用于集成電路設(shè)計中的原型驗證，能夠有效驗證電路功能的正確性，同時加快電路設(shè)計速度。原型驗證需要利用FPGA內(nèi)部的可編程邏輯資源實現(xiàn)電路設(shè)計，隨著集成電路規(guī)模的不斷增大及復(fù)雜功能的實現(xiàn)，對FPGA的可編程邏輯資源的數(shù)量的需求不斷提高，后續(xù)技術(shù)發(fā)展和需求的不斷增加，F(xiàn)PGA可編程資源數(shù)量會成為更大的瓶頸，給該行業(yè)發(fā)展提出更大的挑戰(zhàn)。FPGA規(guī)模的增加代表芯片面積不斷增大，這樣會導(dǎo)致芯片加工難度的提高以及芯片生產(chǎn)良率的降低。

目前也有部分專利提出了通過硅堆疊互連技術(shù)(SSI)來進行芯片互連設(shè)計的方法，比如申請?zhí)枮?016800598883的專利提出了一種無中介層的疊式裸片互連，采用多個分立的互連裸片實現(xiàn)相鄰兩個裸片的信號互連；再比如申請?zhí)枮?017800501825的專利提出了一種用于硅堆疊互連技術(shù)集成的獨立接口，其采用整片中介層作為互連載具實現(xiàn)相鄰兩個IC管芯的信號互連。但上述兩件專利受限于芯片本身以及結(jié)構(gòu)設(shè)計的缺陷，都僅能將并排設(shè)置的相鄰兩個IC管芯互連，同時僅能實現(xiàn)單一方向的信號互連，因此實際應(yīng)用時結(jié)構(gòu)的局限性很大，而且由于結(jié)構(gòu)的局限性也導(dǎo)致器件的信號延遲難以設(shè)計和調(diào)整，實際很難滿足大規(guī)模集成電路的復(fù)雜電路要求。

發(fā)明內(nèi)容

本發(fā)明人針對上述問題及技術(shù)需求，提出了一種基于信號延遲平衡技術(shù)設(shè)計的多裸片F(xiàn)PGA，本發(fā)明的技術(shù)方案如下：

一種基于信號延遲平衡技術(shù)設(shè)計的多裸片F(xiàn)PGA，該多裸片F(xiàn)PGA包括基板、層疊設(shè)置在基板上的硅連接層以及層疊設(shè)置在硅連接層上的若干個FPGA裸片，若干個FPGA裸片按照二維堆疊方式排布在硅連接層上，硅連接層覆蓋所有的FPGA裸片；

每個FPGA裸片內(nèi)包括若干個可配置功能模塊、環(huán)于各個可配置功能模塊分布的互連資源模塊、以及連接點引出端，F(xiàn)PGA裸片內(nèi)的可配置功能模塊至少包括可編程邏輯單元、硅堆疊連接模塊和輸入輸出端口，硅堆疊連接模塊內(nèi)包括若干個硅堆疊連接點，F(xiàn)PGA裸片內(nèi)的可編程邏輯單元分別與硅堆疊連接點和輸入輸出端口通過互連資源模塊相連，F(xiàn)PGA裸片內(nèi)的硅堆疊連接點通過重布線層內(nèi)的頂層金屬線與相應(yīng)的連接點引出端相連，頂層金屬線具有預(yù)定的繞線結(jié)構(gòu)且繞線距離與所在信號傳輸路徑上的信號延遲相對應(yīng)，重布線層內(nèi)至少存在兩種不同繞線距離的頂層金屬線；

每個FPGA裸片中的連接點引出端通過硅連接層內(nèi)的跨裸片連線與其他FPGA裸片中相應(yīng)的連接點引出端相連，每個FPGA裸片可通過硅連接層內(nèi)的跨裸片連線與其他任意一個FPGA裸片相連；連通各個FPGA裸片的跨裸片連線在硅連接層內(nèi)沿著第一方向和第二方向交叉布置，第一方向和第二方向在水平方向上相互垂直；FPGA裸片內(nèi)的輸入輸出端口通過硅連接層上的硅通孔連接至基板。

其進一步的技術(shù)方案為，硅連接層內(nèi)的跨裸片連線具有預(yù)定的繞線結(jié)構(gòu)且繞線距離與所在信號傳輸路徑上的信號延遲相對應(yīng)。

其進一步的技術(shù)方案為，硅堆疊連接點直接與互連資源模塊中的互連開關(guān)相連，硅堆疊連接點與互連開關(guān)之間全互連或部分互連。