[發明專利]基于層次化測試向量的高效測試方法

有效

• 申請號: 202010620183.2
• 申請日: 2020-07-01
• 公開（公告）號: CN111722089B
• 公開（公告）日: 2022-03-22
• 發明（設計）人: 單悅爾;徐彥峰;范繼聰;張艷飛;閆華
• 申請（專利權）人: 無錫中微億芯有限公司
• 主分類號: G01R31/28
• 分類號: G01R31/28
• 代理公司: 無錫華源專利商標事務所(普通合伙) 32228
• 代理人: 過顧佳;聶啟新

1.一種基于層次化測試向量的高效測試方法，其特征在于，所述方法包括：根據待測試的互連路徑所屬的電路結構將待測試的互連路徑分為K個不同的層次結構，K≥2，第一個層次結構包括若干個第一結構單元，第k-1個層次結構中的每個第k-1結構單元包括第k個層次結構中的若干個第k結構單元，k為參數且2≤k≤K，第K個層次結構中的每個結構單元為一條互連路徑；

激勵產生電路針對各個層次結構生成測試序列，各個測試序列的總序列長度相同且均與待測試的互連路徑的總數相等，針對第一個層次結構產生H₁個測試序列且每個測試序列中包括H₁個測試向量，H₁個測試序列內部的H₁個測試向量依次串行移位；針對第k個層次結構產生H_k個測試序列、H_k個測試序列中對應于同一個第k-1結構單元的各個測試向量依次串行移位；所述激勵產生電路共產生個測試序列并對產生的每個測試序列進行測試激勵傳輸從而對待測試的互連路徑進行測試。

2.根據權利要求1所述的高效測試方法，其特征在于，第k-1個層次結構中的每個第k-1結構單元包括的第k結構單元的數量相同或不同，則針對第k個層次結構產生的測試序列的數量為H_k＝max(A_k-1)，其中，A_k-1表示第k-1個層次結構中的各個第k-1結構單元分別包括的第k結構單元的數量，max(A_k-1)表示取A_k-1的各個值中的最大值。

3.根據權利要求2所述的高效測試方法，其特征在于，當第k-1個層次結構中的每個第k-1結構單元包括的第k結構單元的數量相同時，針對第k個層次結構產生的H_k個測試序列中每個測試序列分別包括H_k×H_k-1個測試向量形成H_k-1個測試組，每個測試組分別對應第k-1個層次結構中的一個第k-1結構單元，每個測試組中包括H_k個測試向量且各個測試組中的H_k個測試向量均相同。

4.根據權利要求1所述的高效測試方法，其特征在于，若干個激勵產生電路獲取相同的總控制邏輯，每個激勵產生電路對應一個層次結構參數，所述層次結構參數包括K個參數編號，各個激勵產生電路對應的層次結構參數不同；各個所述激勵產生電路根據自身的層次結構參數以及獲取到的所述總控制邏輯循環遍歷并產生共個測試序列。

5.根據權利要求1-4任一所述的高效測試方法，其特征在于，待測試的互連路徑為多裸片FPGA內部的互連路徑，所述激勵產生電路位于所述多裸片FPGA內部，所述多裸片FPGA包括基板、層疊設置在所述基板上的硅連接層以及層疊設置在所述硅連接層上的若干個FPGA裸片，所述硅連接層覆蓋所有的FPGA裸片；

每個FPGA裸片上包括邏輯資源模塊、硅堆疊連接模塊以及連接點引出端，每個所述硅堆疊連接模塊內包括若干個硅堆疊連接點，所述硅堆疊連接點配置為所述FPGA裸片的輸入硅堆疊連接點或輸出硅堆疊連接點，所述硅堆疊連接點通過重布線層內的頂層金屬線與相應的連接點引出端相連；所述硅連接層內部布設有跨裸片連線，不同FPGA裸片中的連接點引出端之間通過所述硅連接層內的跨裸片連線相連；

每個FPGA裸片內部還通過邏輯資源模塊配置形成有JTAG邊界掃描鏈以及所述激勵產生電路，所述JTAG邊界掃描鏈連接至各個輸入硅堆疊連接點和輸出硅堆疊連接點，所述激勵產生電路通過內置的JTAG邊界掃描鏈將產生的每個測試序列傳輸到各個輸入硅堆疊連接點從而實現對互連路徑的激勵傳輸。

6.根據權利要求5所述的高效測試方法，其特征在于，所述多裸片FPGA內部包括D個FPGA裸片，每個FPGA裸片內部均包括R個時鐘域，每個時鐘域內共包括C列輸入硅堆疊連接點，每列輸入硅堆疊連接點對應M個激勵產生電路，每個激勵產生電路對應連接N個輸入硅堆疊連接點；則所述多裸片FPGA中的所有互連路徑共形成五個不同的層次結構且所述多裸片FPGA內部的激勵產生電路共產生D+R+C+M+N個測試序列。