[發明專利]FPGA板卡內存數據的讀取方法、裝置及介質

在審

• 申請號: 202010616628.X
• 申請日: 2020-06-30
• 公開（公告）號: CN111858038A
• 公開（公告）日: 2020-10-30
• 發明（設計）人: 樊嘉恒;王彥偉;闞宏偉;郝銳
• 申請（專利權）人: 浪潮電子信息產業股份有限公司
• 主分類號: G06F9/50
• 分類號: G06F9/50
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 劉新雷

本申請公開了一種FPGA板卡內存數據的讀取方法、裝置及計算機可讀存儲介質。其中，方法包括FPGA板卡在接收主機端的硬件信息獲取請求后將控制器數量和DDR內存總個數進行反饋；當接收到主機端的數據空間申請請求，基于數據空間申請請求將待計算數據進行數據切片處理；數據空間申請請求攜帶各DDR的專用申請空間容量和待計算數據，待計算數據的切片總數與DDR內存總個數相同；將各切片數據傳輸至相應的DDR空間中，并根據每片DDR中切片數據的數據存儲位置通過多個控制器并行從DDR內存空間中讀取數據并計算，從而有效提升FPGA板卡讀取數據效率和資源利用率，從而提高整體運行效率，降低系統數據處理延時。

技術領域

本申請涉及數據訪問技術領域，特別是涉及一種FPGA板卡內存數據的讀取方法、裝置及計算機可讀存儲介質。

背景技術

隨著用戶對數據處理效率要求越來越高，多線程并行數據處理成為熱點，FPGA(Field Programmable Gate Array，現場可編程邏輯門陣列)作為PAL、GAL等可編程器件的基礎上進一步發展的半定制電路，既解決了定制電路的不足，又克服了原有可編程器件門電路數有限的缺點。FPGA器件屬于專用集成電路中的一種半定制電路，是可編程的邏輯列陣，可包括可編程輸入輸出單元，可配置邏輯塊，數字時鐘管理模塊，嵌入式塊RAM，布線資源，內嵌專用硬核，底層內嵌功能單元。由于FPGA具有布線資源豐富，可重復編程和集成度高，投資較低的特點，在數字電路設計領域得到了廣泛的應用。由FPGA板卡和CPU(CentralProcessing Unit，中央處理器)、GPU(Graphics Processing Unit，圖像處理器)等處理器構成的異構計算平臺可大幅提升數據處理效率和性能尤其是復雜數據處理過程，而被廣泛應用在各行各業。

OpenCL為異構平臺編寫程序的框架，其由一門用于基于C99編寫kernels(核函數)的語言和一組用于定義并控制平臺的API(Application Programming Interface，應用程序接口)組成，kernels為在OpenCL設備上運行的函數，OpenCL提供了基于任務分割和數據分割的并行計算機制。

OpenCL分為兩部分，一部分為主機端的程序，另一部分為FPGA端的KERNEL程序。主機端的程序步驟為：

通過下述函數申請FPGA板卡上的內存(如圖1DDR0-BUFF)，buff＝clCreateBuffer(context，CL_MEM_READ_ONLY，1G，NULL，status)；

調用下述函數，將主機端的計算數據通過DMA(Direct Memory Access，直接存儲器訪問)，拷貝的FPGA板卡的內存上(如圖1將主機OPENCL-BUFF的數據拷貝到FPGADDR0-BUFF上去)：

status＝clEnqueueWriteBuffer(queue，buff0，CL_FALSE，0，1G，data，0，NULL，write_event[0])；

將FPGA板卡存放計算數據的地址通過參數status傳遞給KERNEL，并執行FPGA端的KERNEL程序：

status＝clSetKernelArg(kernel，buff，sizeof(structbuff)，buf)。

通過下述函數讀取存在FPGA板卡內存的DDR(DoubleDataRate雙倍速率)上的結果：

clEnqueueReadBuffer(queue，output_buf，CL_FALSE，0，1G，output[i]，1G，kernel_event，finish_event)；

相關技術中，結合如圖1所示，數據存儲在FPGA板卡的DDR0的內存上，FPGA板卡在讀取數據的時候，通過自身的其中一個DDR控制器來讀取數據，而其它DDR內存和DDR控制器是閑置的，FPGA板卡的數據讀取速度不高，資源利用率較差。