[發(fā)明專利]一種多裸片結(jié)構(gòu)FPGA的布局方法

有效

• 申請?zhí)枺?/td>: 202010613230.0
• 申請日: 2020-06-30
• 公開（公告）號: CN111753486B
• 公開（公告）日: 2021-12-24
• 發(fā)明（設(shè)計）人: 單悅爾;虞健;徐彥峰;惠鋒;閆華;張艷飛
• 申請（專利權(quán)）人: 無錫中微億芯有限公司;中國電子科技集團(tuán)公司第五十八研究所
• 主分類號: G06F30/343
• 分類號: G06F30/343
• 代理公司: 無錫華源專利商標(biāo)事務(wù)所(普通合伙) 32228
• 代理人: 過顧佳;聶啟新

本發(fā)明公開了一種多裸片結(jié)構(gòu)FPGA的布局方法，涉及FPGA技術(shù)領(lǐng)域，該方法將一個大的用戶輸入網(wǎng)表切割為多個小的子網(wǎng)表，確保每個裸片可以有足夠的資源對各個小的子網(wǎng)表進(jìn)行布局，在固定所有IO口的位置后，對各個裸片依次進(jìn)行單裸片布局，對第二個裸片開始的各個裸片進(jìn)行布局時，會根據(jù)其與已經(jīng)布局好的所有裸片之間的連線關(guān)系及子網(wǎng)表之間的連接關(guān)系在是當(dāng)前要布局的裸片上選定虛擬加力點(diǎn)，在虛擬加力點(diǎn)的作用下使得其與已經(jīng)布局好的裸片有連接關(guān)系的點(diǎn)靠近牽引，達(dá)到裸片間連接關(guān)系優(yōu)化的目的，這種布局方法給由多個小規(guī)模小面積的裸片級聯(lián)實(shí)現(xiàn)大規(guī)模大面積的FPGA芯片以滿足大的邏輯資源需求的做法提供了技術(shù)基礎(chǔ)。

技術(shù)領(lǐng)域

本發(fā)明涉及FPGA技術(shù)領(lǐng)域，尤其是一種多裸片結(jié)構(gòu)FPGA的布局方法。

背景技術(shù)

現(xiàn)場可編輯邏輯門陣列(Field Programmable Gate Array，F(xiàn)PGA)是一種通用型的可編程邏輯器件，用戶可以根據(jù)需要對FPGA進(jìn)行靈活配置從而實(shí)現(xiàn)不同的電路功能。在進(jìn)行FPGA電路設(shè)計時，用戶首先根據(jù)需要實(shí)現(xiàn)的電路功能編寫電路硬件描述語言并將其轉(zhuǎn)換成相應(yīng)的用戶輸入網(wǎng)表，然后根據(jù)用戶輸入網(wǎng)表對FPGA芯片進(jìn)行布局布線。FPGA芯片的邏輯資源數(shù)量需要滿足用戶輸入網(wǎng)表的邏輯資源需求，因此隨著用戶設(shè)計的不斷擴(kuò)大，F(xiàn)PGA芯片的邏輯資源規(guī)模也必須相應(yīng)增長，但隨著芯片規(guī)模的增大，芯片加工難度也越來越高、芯片生長良率也越來越低。

發(fā)明內(nèi)容

本發(fā)明人針對上述問題及技術(shù)需求，提出了一種多裸片結(jié)構(gòu)FPGA的布局方法，本發(fā)明的技術(shù)方案如下：

一種多裸片結(jié)構(gòu)FPGA的布局方法，該多裸片結(jié)構(gòu)FPGA包括硅連接層及層疊設(shè)置在硅連接層上的若干個FPGA裸片，每個FPGA裸片上設(shè)置有若干個與FPGA裸片內(nèi)部信號通路相連接的連接點(diǎn)引出端，每個FPGA裸片中的連接點(diǎn)引出端通過硅連接層內(nèi)的跨裸片連線連接任意一個其他FPGA裸片的連接點(diǎn)引出端實(shí)現(xiàn)FPGA裸片間的互連，方法包括：

獲取用戶輸入網(wǎng)表，根據(jù)各個FPGA裸片包含的邏輯資源數(shù)量將用戶輸入網(wǎng)表切割為若干個相連的子網(wǎng)表，子網(wǎng)表與FPGA裸片一一對應(yīng)且每個FPGA裸片上的邏輯資源數(shù)量滿足對應(yīng)的子網(wǎng)表的邏輯資源需求；

根據(jù)每個FPGA裸片對應(yīng)的子網(wǎng)表將FPGA裸片上的IO口排布在指定位置；

對于第一個FPGA裸片，按照第一個FPGA裸片對應(yīng)的子網(wǎng)表利用力導(dǎo)向布局算法模型基于指定位置的IO口的牽引作用對第一個FPGA裸片進(jìn)行布局，第一個FPGA裸片上與其他各個FPGA裸片對應(yīng)的子網(wǎng)表之間存在連接關(guān)系的邏輯單元排布在優(yōu)選位置，并形成為第一個FPGA裸片上的連接點(diǎn)；

對于第i+1個FPGA裸片，確定第i+1個FPGA裸片上通過硅連接層與前i個FPGA裸片上的連接點(diǎn)相連的邏輯單元布局位置為第i+1個FPGA裸片上與前i個FPGA裸片相連的連接點(diǎn)，對于其中任意一個第p連接點(diǎn)，根據(jù)前i個FPGA裸片上與第p連接點(diǎn)相連的第q連接點(diǎn)在第i+1個FPGA裸片上選定連接點(diǎn)引出端添加第p連接點(diǎn)對應(yīng)的虛擬加力點(diǎn)，i的起始值為1；

按照第i+1個FPGA裸片對應(yīng)的子網(wǎng)表利用力導(dǎo)向布局算法模型基于第i+1個FPGA裸片上虛擬加力點(diǎn)對相應(yīng)連接點(diǎn)的牽引作用以及指定位置的IO口的牽引作用對第i+1個FPGA裸片進(jìn)行布局；

令i＝i+1，并再次執(zhí)行確定第i+1個FPGA裸片上通過硅連接層與前i個FPGA裸片上的連接點(diǎn)相連的邏輯單元布局位置為第i+1個FPGA裸片上與前i個FPGA裸片相連的連接點(diǎn)，直至i+1＝N則布局完成。

其進(jìn)一步的技術(shù)方案為，第i+1個FPGA裸片為第i個FPGA裸片相鄰的FPGA裸片。

其進(jìn)一步的技術(shù)方案為，第i+1個FPGA裸片為與第i個FPGA裸片對應(yīng)的子網(wǎng)表存在最多連接關(guān)系的子網(wǎng)表所對應(yīng)的FPGA裸片。