[發明專利]支持高效乘累加運算的可編程邏輯單元結構

有效

• 申請號: 202010611874.6
• 申請日: 2020-06-30
• 公開（公告）號: CN111752529B
• 公開（公告）日: 2021-12-07
• 發明（設計）人: 徐彥峰;范繼聰;閆華;陳波寅
• 申請（專利權）人: 無錫中微億芯有限公司;中國電子科技集團公司第五十八研究所
• 主分類號: G06F7/509
• 分類號: G06F7/509
• 代理公司: 無錫華源專利商標事務所(普通合伙) 32228
• 代理人: 過顧佳;聶啟新

1.一種支持高效乘累加運算的可編程邏輯單元結構，其特征在于，所述可編程邏輯單元結構包括：K個基本邏輯單元、專用乘法器以及第一兩輸入選擇器，每個所述基本邏輯單元包括若干個數據輸入端口和若干個數據輸出端口，每個所述基本邏輯單元內部包括查找表、寄存器、多路選擇器和加法進位鏈；所述專用乘法器基于FPGA內部的硬IP實現；

所述專用乘法器包括兩個數據輸入端口和一個數據輸出端口，所述第一兩輸入選擇器包括兩個數據輸入端口和一個數據輸出端口，所述專用乘法器的每個數據輸入端口分別與若干個基本邏輯單元共用數據輸入端口，所述專用乘法器的數據輸出端口連接所述第一兩輸入選擇器的一個數據輸入端口，K1個基本邏輯單元的數據輸出端口均連接至所述第一兩輸入選擇器的另一個數據輸入端口；

各個所述基本邏輯單元的數據輸入端口均通過本地互連接入FPGA邏輯中，所述第一兩輸入選擇器的數據輸出端口以及其余的K-K1個基本邏輯單元的數據輸出端口均通過本地互連接入FPGA邏輯中。

2.根據權利要求1所述的可編程邏輯單元結構，其特征在于，所述基本邏輯單元內部的每兩個查找表實現操作數傳遞并利用對應的加法器產生一位加法輸出，各位加法輸出通過所述基本邏輯單元的數據輸出端口輸出；且所述基本邏輯單元內部的各個加法器的進位輸入輸出端依次相連形成所述加法進位鏈。

3.根據權利要求2所述的可編程邏輯單元結構，其特征在于，所述可編程邏輯單元結構中各個基本邏輯單元內的加法進位鏈通過進位輸入輸出端依次相連形成級聯結構，則所述可編程邏輯單元結構還包括進位輸入端口和進位輸出端口，所述進位輸入端口連接在加法進位鏈級聯結構的輸入端，所述進位輸出端口連接在加法進位鏈級聯結構的輸出端。

4.根據權利要求3所述的可編程邏輯單元結構，其特征在于，每個所述可編程邏輯單元結構通過所述進位輸入端口和進位輸出端口與其他可編程邏輯單元結構中的加法進位鏈級聯結構級聯。

5.根據權利要求1所述的可編程邏輯單元結構，其特征在于，在每個所述基本邏輯單元內部，每個加法器產生一位加法輸出，每位加法輸出分別輸入到一個寄存器的輸入端以及一個第二兩輸入端選擇器的一個輸入端，所述寄存器的輸出端連接所述第二兩輸入選擇器的另一個輸入端，所述第二兩輸入選擇器的輸出端連接到所述基本邏輯單元的數據輸出端口；每位加法輸出通過所在回路的寄存器和第二兩輸入選擇器直接輸出或者寄存輸出。

6.根據權利要求1所述的可編程邏輯單元結構，其特征在于，每個所述基本邏輯單元包括8個數據輸入端口和4個數據輸出端口，所述專用乘法器為4位乘法器且包括兩個4位數據輸入端口和一個8位數據輸出端口，所述第一兩輸入選擇器包括兩個8位數據輸入端口和一個8位數據輸出端口，所述專用乘法器的一個數據輸入端口與第一基本邏輯單元共用數據輸入端口、另一個數據輸入端口與第二基本邏輯單元共用數據輸入端口，所述第一基本邏輯單元和所述第二基本邏輯單元的數據輸出端口均連接到所述第一兩輸入選擇器的一個數據輸入端口。

7.根據權利要求6所述的可編程邏輯單元結構，其特征在于，所述可編程邏輯單元結構包括8個所述基本邏輯單元，所述可編程邏輯單元結構共包括64個數據輸入端口和32個數據輸出端口，整個所述可編程邏輯單元結構的數據輸入端口的數量與8個所述基本邏輯單元的數據輸入端口的總數相等，整個所述可編程邏輯單元結構的數據輸出端口的數量與8個所述基本邏輯單元的數據輸出端口的總數相等。