[發明專利]一種卷積輸入式的嵌套遞歸神經網絡的設計方法

在審

• 申請號: 202010611409.2
• 申請日: 2020-06-30
• 公開（公告）號: CN111832704A
• 公開（公告）日: 2020-10-27
• 發明（設計）人: 張萌;曹晗翔;范津安;張倩茹;朱佳蕾
• 申請（專利權）人: 東南大學
• 主分類號: G06N3/04
• 分類號: G06N3/04
• 代理公司: 南京蘇高專利商標事務所(普通合伙) 32204
• 代理人: 向文

1.一種卷積輸入式的嵌套遞歸神經網絡的設計方法，其特征在于：包括如下步驟：

S1：將當前時刻輸入數據和上時刻輸出數據進行數據組合和卷積操作處理；

S2：對卷積后的結果進行均等拆分，作為原長短期記憶網絡單元中的各個門控單元，經過門控計算操作后進入外層單元；處理上時刻保留信息和當前時刻輸入，作為內層嵌套單元的輸入；

S3：在內層嵌套單元中進行卷積操作作為輸入，再進行和長短期記憶網絡單元相同的門控計算操作，得出內層嵌套單元的輸出；

S4：將內層嵌套單元的輸出作為外層單元的記憶單元值，再經由輸出門得到整體單元的最終輸出值。

2.根據權利要求1所述的一種卷積輸入式的嵌套遞歸神經網絡的設計方法，其特征在于：所述步驟S1具體為：將當前時刻輸入數據和上時刻輸出數據進行組合，對組合數據中經過數值化處理的每一條數據，選擇卷積核進行一維卷積。

3.根據權利要求1所述的一種卷積輸入式的嵌套遞歸神經網絡的設計方法，其特征在于：所述步驟S1和步驟S3中的卷積操作具體為：將每一條數據作為輸入，將輸出擴增為隱層單元數量的通道數。

4.根據權利要求1所述的一種卷積輸入式的嵌套遞歸神經網絡的設計方法，其特征在于：所述步驟S1和步驟S2中的兩個輸入部分在原數據的通道數維度下拼接。

5.根據權利要求1所述的一種卷積輸入式的嵌套遞歸神經網絡的設計方法，其特征在于：所述步驟S2中處理好的上時刻保留信息和當前時刻輸入信息的組合，等于構成單層長短期記憶網絡單元的記憶單元。

6.根據權利要求1所述的一種卷積輸入式的嵌套遞歸神經網絡的設計方法，其特征在于：所述步驟S2和步驟S3中門控計算操作采用激活函數進行計算。

7.根據權利要求6所述的一種卷積輸入式的嵌套遞歸神經網絡的設計方法，其特征在于：所述激活函數包括sigmoid函數和tanh函數。