[發明專利]一種多核異構平臺維護cache一致性的方法

在審

• 申請號: 202010598426.7
• 申請日: 2020-06-28
• 公開（公告）號: CN111930527A
• 公開（公告）日: 2020-11-13
• 發明（設計）人: 廖茂益;王曲直;羅維彪
• 申請（專利權）人: 綿陽慧視光電技術有限責任公司
• 主分類號: G06F9/52
• 分類號: G06F9/52;G06F12/0806;G06F12/084
• 代理公司: 成都環泰專利代理事務所(特殊普通合伙) 51242
• 代理人: 李斌;李輝

本發明公開了一種多核異構平臺維護cache一致性的方法，首先，依次接收多核異構平臺上的N個處理核心向內存空間進行讀取和/或寫入的數據信息，其中，處理核心為CPU、GPU或FPGA；接收到某個處理核心的讀寫請求后，根據當期所有處理核心的cache狀態，判定是否達到準備讀、準備寫的狀態，如果是，則同意該處理核心的訪問請求以及cache狀態更新，處理核心發起相關的內存數據訪問，更新狀態，返回第一步；如果否，則拒絕該處理核心的訪問請求以及cache狀態更新，使用cache無效和cache寫回操作調整狀態，使得滿足當前處理核心的請求，更新狀態返回前一步。本發明可通過軟件或硬件實現，靈活的設計，可滿足不同硬件平臺的使用。

技術領域

本發明涉及嵌入式或移動設備領域，特別是涉及一種多核異構平臺維護cache一致性的方法。

背景技術

在嵌入式或移動設備領域，異構多核架構被廣泛使用，比如常用的智能手機、智能終端、安防設備和視頻處理設備等，異構多核架構是指在同一個芯片(通常為SOC)上集成多個不同類型的CPU，如ARM、DSP、GPU、TPU或其他協處理器，多個處理器之間共享系統總線和芯片資源，滿足不同場景的應用需求。大多數情況下，每個處理器都有自己獨立的cache模塊(高速緩沖存儲器)，用來提高內存訪問效率，這個cache模塊由硬件實現且與CPU架構/指令集高度關聯，多個處理器的cache模塊彼此獨立，對于單核或者SMP架構CPU，cache模塊能夠很好的處理一致性問題，但是對于異構多核系統，在多個核心間傳遞數據時，cache一致性問題難以由硬件來解決。

發明內容

針對上述技術問題，本發明提供了一種多核異構平臺維護cache一致性的方法，可通過軟件或硬件實現，具有設計靈活、可移植性強、可保證多核架構CPU的cache具有高度一致性的優點。

本發明的技術方案是：

一種多核異構平臺維護cache一致性的方法，包括以下步驟：

S1、依次接收多核異構平臺上的N個處理核心向內存空間進行讀取和/或寫入的數據信息，其中，處理核心為CPU、GPU或FPGA；

S2、接收到某個處理核心的讀寫請求后，根據當期所有處理核心的cache狀態，判定是否達到準備讀、準備寫的狀態，如果是，則同意該處理核心的訪問請求以及cache狀態更新，進入步驟S3，如果否，則拒絕該處理核心的訪問請求以及cache狀態更新，進入步驟S4；

S3、處理核心發起相關的內存數據訪問，更新狀態，返回步驟S1；

S4、使用cache無效和cache寫回操作調整狀態，使得滿足當前處理核心的請求，更新狀態返回步驟S3。

在上述技術方案中，處理核心的cache狀態的設定方法如下：

當為內存空間中的數據信息沒有被緩存到CPU的cache中時，設定為UNCACHED狀態；

當內存空間中的數據信息已經被緩存到CPU的cache中，cache中的數據信息與內存空間中的數據信息保持一致時，設定為CACHED狀態；

當CPU的cache中的數據信息發生修改，修改后的數據信息沒有同步到內存空間中，cache中的數據信息與內存空間中的數據信息不一致時，設定為MODIFIED狀態；

當CPU的cache中的數據信息與內存空間中的數據信息不一致，cache中的數據信息無效時，設定為DIRTY狀態。

步驟S2中，還包括以下步驟：

S21、第n個處理核心向內存空間讀取數據信息，執行準備讀操作，讀取數據信息完成后，執行已讀操作，判定此時第n個處理核心的cache狀態為CACHED；