[發(fā)明專利]自對(duì)準(zhǔn)接觸孔的制造方法、半導(dǎo)體器件的制造方法

有效

• 申請(qǐng)?zhí)枺?/td>: 202010595762.6
• 申請(qǐng)日: 2020-06-23
• 公開（公告）號(hào): CN111739839B
• 公開（公告）日: 2021-07-02
• 發(fā)明（設(shè)計(jì)）人: 楊道虹;周俊;孫鵬
• 申請(qǐng)（專利權(quán)）人: 武漢新芯集成電路制造有限公司
• 主分類號(hào): H01L21/768
• 分類號(hào): H01L21/768;H01L23/48;H01L21/48
• 代理公司: 上海思微知識(shí)產(chǎn)權(quán)代理事務(wù)所(普通合伙) 31237
• 代理人: 曹廷廷

本發(fā)明提供了一種自對(duì)準(zhǔn)接觸孔的制造方法、半導(dǎo)體器件的制造方法，通過先填充犧牲材料層于相鄰柵堆疊結(jié)構(gòu)之間的溝槽中，后去除待形成接觸孔的區(qū)域以外的犧牲材料層，來在犧牲材料層中形成開口，進(jìn)而可以在開口中填充絕緣介質(zhì)層后，通過選擇性刻蝕工藝去除所述犧牲材料層，以避免去除犧牲材料層的過程中，對(duì)犧牲材料層周圍的絕緣介質(zhì)層、側(cè)墻及其底部的刻蝕停止層或者襯墊氧化層造成刻蝕損耗，進(jìn)而能精準(zhǔn)控制形成的自對(duì)準(zhǔn)接觸孔的形貌，從而有利于接觸孔到柵極之間的距離進(jìn)一步縮小，以減小芯片尺寸。

技術(shù)領(lǐng)域

本發(fā)明涉及半導(dǎo)體器件的制造技術(shù)領(lǐng)域，特別涉及一種自對(duì)準(zhǔn)接觸孔的制造方法、半導(dǎo)體器件的制造方法。

背景技術(shù)

為了追求更低的芯片制造成本，在不影響芯片性能的前提下，通常做法是最大限度地減小芯片面積。而在影響芯片面積的眾多因素之中，接觸孔到多晶硅柵之間的距離是不容忽視的一環(huán)。

請(qǐng)參考圖1所示，傳統(tǒng)的芯片制造工藝，通常的做法是：首先，在襯底100上形成柵介質(zhì)層102以及多晶硅柵103后，在多晶硅柵103的側(cè)壁上制作側(cè)墻(spacer)104，并進(jìn)一步通過源漏離子注入工藝在襯底100中形成源漏區(qū)101；然后，沉積刻蝕停止層(Etching StopLayer，ESL)105，并沉積層間介質(zhì)層106；之后，刻蝕停止層105作為接觸孔刻蝕停止層，在層間介質(zhì)層106中打孔(即接觸孔刻蝕)，以形成接觸孔，并在接觸孔中填充鎢等金屬材料，來形成接觸插塞107。

其中，接觸孔到多晶硅柵之間的距離S的計(jì)算公式如下：

S＝W_spacer+THK_esl+(CDV_gp²+CDV_ct²+OVL_ct2cg²)^0.5

式中，W_spacer是側(cè)墻104的薄膜厚度，THK_esl是刻蝕停止層105的薄膜厚度，CDV_gp是多晶硅柵103的尺寸相比目標(biāo)尺寸的隨機(jī)波動(dòng)值，CDV_ct是接觸孔的尺寸相比目標(biāo)尺寸的隨機(jī)波動(dòng)值，OVL_ct2cg是接觸孔到多晶硅柵103的套刻偏移量。W_spacer和THK_esl由器件性能決定，CDV_gp、CDV_ct、OVL_ct2cg由工藝控制能力決定。

雖然先進(jìn)的光刻和刻蝕技術(shù)可以有更好的控制工藝能力，但是其不能使CDV_gp、CDV_ct、OVL_ct2cg接近于零。為了使CDV_gp、CDV_ct、OVL_ct2cg接近于零，自對(duì)準(zhǔn)接觸孔制造工藝應(yīng)運(yùn)而生。如圖2所示，該自對(duì)準(zhǔn)接觸孔制造工藝，會(huì)將接觸孔到多晶硅柵之間的層間介質(zhì)層106刻蝕掉，該刻蝕過程中，通常層間介質(zhì)層106對(duì)刻蝕停止層105的刻蝕選擇比在5～50之間。該自對(duì)準(zhǔn)接觸孔制造工藝可以進(jìn)一步在接觸孔中填充鎢等金屬材料，形成接觸插塞107a。

然而，隨著工藝節(jié)點(diǎn)的不斷微縮，關(guān)鍵的物理尺寸和薄膜厚度也在不斷地演進(jìn)，接觸孔到多晶硅柵之間的距離S的進(jìn)一步微縮也迫在眉睫，由此導(dǎo)致刻蝕停止層105越來越薄。然而，當(dāng)刻蝕停止層105過薄，不足以作為接觸孔刻蝕停止層時(shí)，接觸孔形貌變得不可控，如圖3所示，刻蝕停止層105過薄，而層間介質(zhì)層106對(duì)刻蝕停止層105的刻蝕選擇比僅在在5～50之間，不夠高，這就會(huì)導(dǎo)致接觸孔刻蝕時(shí)，側(cè)墻104和源漏區(qū)101表面的刻蝕停止層105也會(huì)被刻蝕掉，暴露出的側(cè)墻104、層間介質(zhì)層106側(cè)壁以及源漏區(qū)101受到刻蝕，形成的接觸孔形貌偏離了圖2所示的理想形貌，由此造成形成的接觸插塞107b與多晶硅柵103、源漏區(qū)101均電性接觸，多晶硅柵103和源漏區(qū)101短路，引起器件失效。

發(fā)明內(nèi)容