[發明專利]亞時鐘電流脈沖生成器

在審

• 申請號: 202010592599.8
• 申請日: 2020-06-24
• 公開（公告）號: CN112234956A
• 公開（公告）日: 2021-01-15
• 發明（設計）人: M·扎姆普羅戈諾;A·塔杰法
• 申請（專利權）人: 意法半導體股份有限公司
• 主分類號: H03K5/135
• 分類號: H03K5/135;H03K5/14
• 代理公司: 北京市金杜律師事務所 11256
• 代理人: 董莘

1.一種延遲鎖定環路，包括：

控制環路，被配置為接收參考時鐘信號和反饋時鐘信號，并且基于所述參考時鐘信號和所述反饋時鐘信號，生成第一偏置電壓和第二偏置電壓；

延遲鏈，被配置為接收所述參考時鐘信號，并且生成所述參考時鐘信號的N個連續延遲版本，所述參考時鐘信號的所述N個連續延遲版本各自在所述延遲鏈的連續抽頭處；以及

脈沖解碼器，被配置為通過選擇所述延遲鏈的抽頭以用作輸入，生成具有如下脈沖寬度的脈沖輸出信號，所述脈沖寬度等于所述參考時鐘信號的脈沖寬度的期望分數；

其中所述延遲鏈包括N個延遲單元；

其中n是在1和N之間的整數，所述N個延遲單元中的每個第n延遲單元包括：

延遲塊，被配置為接收第(n-1)延遲輸出信號，并且生成第n經延遲的信號，所述第n經延遲的信號等于所述參考時鐘信號延遲了如下：所述參考時鐘信號的n/N減去附加延遲，其中如果(n-1)等于零，則所述延遲塊被代替地配置為接收所述參考時鐘信號；

虛擬塊，包括：

被配置為接收所述第n經延遲的信號、并且在所述延遲鏈的第n抽頭處輸出所述第n經延遲的信號的電路；以及

虛擬邏輯，被配置為從所述電路接收所述第n經延遲的信號，并且向所述第n經延遲的信號添加所述附加延遲，所述附加延遲是所述脈沖解碼器中的延遲時間的函數，并且所述虛擬邏輯被配置為生成第n延遲輸出信號，所述第n延遲輸出信號等于被所述附加延遲延遲過的所述第n經延遲的信號；并且

其中所述反饋時鐘信號是所述第N延遲輸出信號。

2.根據權利要求1所述的延遲鎖定環路，其中所述脈沖解碼器進一步被配置為接收輸入整數m；并且其中所述期望分數是m/N。

3.根據權利要求1所述的延遲鎖定環路，其中被配置為接收所述第n經延遲的信號、并且在所述延遲鏈的第n抽頭處輸出所述第n經延遲的信號的所述電路是緩沖電路，所述緩沖電路被配置為接收所述第n經延遲的信號、對所述第n經延遲的信號進行緩沖、并且在所述延遲鏈的第n抽頭處輸出所述第n經延遲的信號。

4.根據權利要求1所述的延遲鎖定環路，其中每個第n延遲單元的所述延遲塊可以包括：

第一電流源晶體管，被配置為通過所述第一偏置電壓而被偏置，并且被配置為生成第一偏置電流；

第二電流源晶體管，被配置為通過所述第二偏置電壓而被偏置，并且被配置為生成第二偏置電流；

反相器，包括反相器PMOS晶體管和反相器NMOS晶體管，所述反相器PMOS晶體管具有被耦合到所述第一電流源晶體管的源極以接收所述第一偏置電流、并且具有被配置為接收所述第(n-1)延遲輸出信號的柵極，所述反相器NMOS晶體管具有被耦合到所述反相器PMOS晶體管的漏極的漏極、具有被耦合到所述第二電流源晶體管的源極以接收所述第二偏置電流、并且具有被配置為接收所述第(n-1)延遲輸出信號的柵極，所述反相器被配置為在所述反相器PMOS晶體管的所述漏極、以及所述反相器NMOS晶體管的所述漏極處生成所述第n經延遲的信號；以及

偽反相器，包括偽反相器PMOS晶體管和偽反相器NMOS晶體管，所述偽反相器PMOS晶體管具有被耦合到所述第一電流源晶體管的源極以接收所述第一偏置電流、具有被耦合到接地的漏極、并且具有被配置為接收所述第(n-1)延遲輸出信號的補碼的柵極，所述偽反相器NMOS晶體管具有被耦合到供應電壓的漏極、具有被耦合到所述第二電流源晶體管的源極以接收所述第二偏置電流、并且具有被配置為接收所述第(n-1)延遲輸出信號的所述補碼的柵極。