[發明專利]初始控制電壓產生電路

有效

• 申請號: 202010589032.5
• 申請日: 2020-06-24
• 公開（公告）號: CN111628767B
• 公開（公告）日: 2022-09-02
• 發明（設計）人: 胡靖
• 申請（專利權）人: 展訊通信（上海）有限公司
• 主分類號: H03L7/10
• 分類號: H03L7/10;H03L7/093;H03L7/099
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 李笑笑

一種初始控制電壓產生電路，包括：預充電電路以及低通濾波器，預充電電路包括：分壓電路以及開關電路，分壓電路，包括第一分壓單元和第二分壓單元；第一分壓單元的第一端輸入電源電壓、第二端與第二分壓單元的第一端耦接；第二分壓單元的第一端與開關電路的第一端耦接、第二端接地；第二分壓單元包括一PMOS管以及一NMOS管，且PMOS管與NMOS管串聯組成等效二極管電路；開關電路，控制端輸入第一開關信號；低通濾波器的輸出端與壓控振蕩器耦接，包括電容；電容在開關電路導通時充電，在充電完成時低通濾波器的輸出端輸出初始控制電壓。上述方案能夠減少工藝、電源電壓和環境溫度對VCO初始頻率的影響。

技術領域

本發明涉及電路技術領域，尤其涉及一種初始控制電壓產生電路。

背景技術

鎖相環電路(Phase-locked loops，PLL)能夠將電路輸出的時鐘信號與其外部的參考時鐘信號保持同步。PLL啟動時，壓控振蕩器(Voltage Controlled Oscillator，VCO)首先需要震蕩在合適的初始頻率，才能使PLL環路上的各個模塊正常工作，繼而使PLL逐漸進入相位鎖定狀態。VCO初始頻率過高或者過低，都會使PLL無法進入鎖定狀態。由于VCO的頻率受其輸入電壓控制，所以，PLL啟動時，需要給VCO提供一個初始控制電壓，使VCO具有一個合適的初始頻率。

然而，VCO的初始控制電壓受制造工藝、電源電壓和環境溫度的影響較大，導致VCO的初始頻率可能偏高或偏低，進而導致PLL無法進入鎖定狀態，或者PLL需要較長時間才能夠進入鎖定狀態。

發明內容

本發明實施例解決的是如何減少制造工藝、電源電壓和環境溫度對VCO初始頻率的影響。

為解決上述技術問題，本發明實施例提供一種初始控制電壓產生電路，包括：預充電電路以及低通濾波器，其中：所述預充電電路的輸出端與所述低通濾波器的輸入端耦接，適于為所述低通濾波器中的電容充電；所述預充電電路包括：分壓電路以及開關電路，其中：所述分壓電路，包括第一分壓單元和第二分壓單元；所述第一分壓單元的第一端輸入預設的電源電壓，所述第一分壓單元的第二端與所述第二分壓單元的第一端耦接；所述第二分壓單元的第一端為所述分壓電路的電壓輸出端且與所述開關電路的第一端耦接，所述第二分壓單元的第二端接地；所述第二分壓單元包括一PMOS管以及一NMOS管，且所述PMOS管與所述NMOS管串聯組成等效二極管電路；所述開關電路，其第二端為所述預充電電路的輸出端，其控制端輸入第一開關信號；所述低通濾波器的輸出端與壓控振蕩器耦接，包括電容；所述電容在所述開關電路導通時充電，在充電完成時所述低通濾波器的輸出端輸出所述初始控制電壓。

可選的，所述第二分壓單元包括：第一PMOS管以及第一NMOS管，其中：所述第一PMOS管，其源極與所述第二分壓單元的第一端耦接，其漏極與其柵極耦接并與所述第一NMOS管的漏極、所述第一NMOS管的柵極均耦接，其柵極與所述第一NMOS管的柵極耦接；所述第一NMOS管，其柵極與其漏極耦接，其源極接地。

可選的，所述第二分壓單元包括：第一PMOS管以及第一NMOS管，其中：所述第一NMOS管，其漏極與所述第二分壓單元的第一端耦接，其源極與所述第一PMOS管的源極耦接，其柵極與其漏極耦接；所述第一PMOS管，其柵極與其漏極耦接，其漏極接地。

可選的，所述第一分壓單元包括：第二PMOS管以及第一電阻，其中：所述第二PMOS管，源極與所述第一分壓單元的第一端耦接，柵極輸入控制其開關的第二開關信號，漏極與所述第一電阻的第一端耦接；所述第一開關信號與所述第二開關信號反相；所述第一電阻，第二端與所述第一分壓單元的第二端耦接。

可選的，所述第一分壓單元包括：電流源電路；所述電流源電路的第一端與所述第一分壓單元的第一端耦接，其第二端與所述第一分壓單元的第二端耦接。

可選的，所述開關電路包括：第二NMOS管；所述第二NMOS管的漏極與所述第二分壓單元的第一端耦接，其柵極輸入所述第一開關信號，其源極與所述低通濾波器的輸入端耦接。