[發明專利]用于對間接加載和存儲以有效訪問圖形應用中的壓縮列表的ISA支持的系統和方法

在審

• 申請號: 202010586366.7
• 申請日: 2020-06-24
• 公開（公告）號: CN112540791A
• 公開（公告）日: 2021-03-23
• 發明（設計）人: R.保羅夫斯基;S.H.施密特爾;J.弗里曼;W.黑爾曼;J.霍華德;A.摩爾;S.史密斯;S.克萊恩
• 申請（專利權）人: 英特爾公司
• 主分類號: G06F9/30
• 分類號: G06F9/30
• 代理公司: 中國專利代理(香港)有限公司 72001
• 代理人: 陳曉;陳嵐

公開的實施例涉及用于執行指令以訪問壓縮圖形列表的系統和方法。在一個示例中，一種處理器包括：提取和解碼電路，用于提取和解碼單個指令；以及執行電路，用于通過以下來執行解碼的單個指令以引起對壓縮圖形列表的訪問：在與第一數據位置相關聯的第一操作引擎處從加載存儲隊列接收間接請求；經由第一操作引擎計算與第二操作引擎相關聯的第二數據位置；響應于間接請求而經由第二操作引擎計算與第三操作引擎相關聯的第三數據位置；以及響應于從第三數據位置接收到數據而經由第三操作引擎向加載存儲隊列提供數據響應。

技術領域

本發明的領域一般地涉及計算機處理器架構，并且更具體地，涉及用于間接加載和存儲以有效地訪問圖形應用中的壓縮列表的系統和方法。

背景技術

大的稀疏矩陣被壓縮成壓縮的稀疏行（CSR）格式。CSR格式是稀疏矩陣中的非零條目的矢量化列表。以CSR格式表示的稀疏矩陣具有三個一維數組。在找到感興趣的位置之前，每個間接加載或存儲都增加了性能開銷，因為從存儲器中的列表執行對預建的鄰近索引的讀取，對鄰近索引的值解除引用以尋找感興趣的值的位置，并且將加載或存儲請求發送到那個最終值。

支持間接加載和存儲以有效地訪問圖形應用中的壓縮列表可以例如通過提供將多個操作組合成單個指令的能力來幫助滿足處理器的需要，這降低了總等待時間并提高了代碼效率。

附圖說明

在附圖的各圖中通過示例的方式而不是限制地說明本發明，在所述附圖中，相似的參考標記指示相似的元素，并且在所述附圖中：

圖1圖示了根據本發明的一個實施例的基于多間接的管線間接（indirection）系統架構的框圖；

圖2圖示了根據本發明的一個實施例的基于單間接的管線間接系統的框圖；

圖3圖示了如本文詳述的訪問壓縮圖形列表的方法的實施例的示例；

圖4圖示了根據本文詳述的一些實施例的示出了針對三種操作的指令定義的表格；

圖5圖示了根據本發明的一個實施例的用于執行雙間接加載的示例偽代碼；

圖6圖示了根據本發明的一個實施例的示例基本+偏移地址格式；

圖7-8是圖示根據本發明的實施例的通用矢量友好指令格式及其指令模板的框圖；

圖9A-D圖示了根據本發明實施例的示例性特定向量友好指令格式；

圖10是根據本發明的一個實施例的寄存器架構的框圖；

圖11A是圖示根據本發明的實施例的示例性有序管線和示例性寄存器重命名二者、無序發布/執行管線的框圖；

圖11B是圖示根據本發明的實施例的要被包括在處理器中的有序架構核心的示例性實施例和示例性寄存器重命名二者、無序發布/執行架構核心的框圖；

圖12A-B圖示了更具體的示例性有序核心架構的框圖，該核心將是芯片中的若干邏輯塊（包括相同類型和/或不同類型的其他核心）之一；

圖13是根據本發明的實施例的處理器1700的框圖，所述處理器可以具有多于一個核心，可以具有集成的存儲器控制器，并且可以具有集成的圖形；

圖14-17是示例性計算機架構的框圖；和

圖18是根據本發明的實施例的對比使用軟件指令轉換器來將源指令集中的二進制指令轉換為目標指令集中的二進制指令的框圖。

具體實施方式

在下面的描述中，闡述了許多具體細節。然而，應理解，可以在沒有這些具體細節的情況下實踐本發明的實施例。在其他實例下，未詳細示出公知的電路、結構和技術，以免使對本描述的理解模糊。

在說明書中對“一個實施例”，“實施例”，“示例實施例”等的引用指示所描述的實施例可以包括特定的特征、結構或特性，但是每個實施例可以不必包括所述特定的特征、結構或特性。而且，這樣的短語不一定指代相同的實施例。此外，當結合實施例描述特定的特征、結構或特性時，認為結合其他實施例影響這樣的特征、結構或特性在本領域技術人員的知識內，無論這樣的特征、結構或特性是否被明確描述。