[發明專利]半導體器件及其制造方法

有效

• 申請號: 202010585731.2
• 申請日: 2020-06-24
• 公開（公告）號: CN113838833B
• 公開（公告）日: 2023-08-15
• 發明（設計）人: 洪偉哲
• 申請（專利權）人: 華邦電子股份有限公司
• 主分類號: H01L23/522
• 分類號: H01L23/522;H01L23/532;H10N97/00;H01L21/768;H01L23/528
• 代理公司: 北京同立鈞成知識產權代理有限公司 11205
• 代理人: 朱穎;臧建明

本發明提供一種半導體器件，包括：介電層、第一介層窗、第二介層窗、第一阻障層以及第二阻障層。介電層具有第一區與第二區。第一介層窗配置在第一區的介電層中。第二介層窗配置在第二區的介電層中。第一阻障層裝襯在第一介層窗的側壁與底面。第二阻障層裝襯在第二介層窗的側壁與底面。第一阻障層與第二阻障層各自具有上部與下部。上部的氮摻雜濃度大于下部的氮摻雜濃度。另提供一種半導體器件的制造方法。

技術領域

本發明涉及一種半導體器件及其制造方法。

背景技術

隨著半導體技術的進步，目前的集成芯片包括數以萬計的半導體器件。所述半導體器件可包括有源器件(例如晶體管、二極管等)、無源器件(例如電容器、電阻器等)或其組合。金屬-絕緣體-金屬(Metal-insulator-metal，MIM)結構是一種常見的無源器件，此種無源器件常整合到集成芯片的后段工藝(back-end-of-the-line，BEOL)的金屬內連線中，以與前段工藝(front-end-of-the-line，FEOL)中的晶體管電性連接。

然而，在定義MIM結構時，會因過度刻蝕(over-etch)而損耗經暴露的介層窗和/或阻障層，進而造成弱點(weak?point)。在此情況下，在進行后續BEOL的熱處理時，介層窗下方的銅層會沿著此弱點而產生銅爆發(volcano)缺陷，進而影響半導體器件的可靠度與良率。

發明內容

本發明提供一種半導體器件及制造方法，其通過氮化處理強化裝襯在介層窗(via)的側壁上的阻障層的阻擋強度，以避免銅爆發缺陷問題產生，進而提升器件的可靠度與良率。

本發明提供一種半導體器件包括：介電層、第一介層窗、第二介層窗、第一阻障層以及第二阻障層。介電層具有第一區與第二區。第一介層窗配置在第一區的介電層中。第二介層窗配置在第二區的介電層中。第一阻障層裝襯在第一介層窗的側壁與底面。第二阻障層裝襯在第二介層窗的側壁與底面。第二阻障層具有上部與下部。上部的氮摻雜濃度大于下部的氮摻雜濃度。

本發明提供一種半導體器件的制造方法，包括：在介電層中形成多個介層窗；對介電層與多個介層窗進行氮化處理，以使介電層的頂部的氮摻雜濃度大于介電層的底部的氮摻雜濃度；在介電層與多個介層窗上形成金屬-絕緣體-金屬(MIM)疊層；以及圖案化金屬-絕緣體-金屬疊層，以形成金屬-絕緣體-金屬結構。

為讓本發明的上述特征和優點能更明顯易懂，下文特舉實施例，并配合附圖作詳細說明如下。

附圖說明

圖1A至圖1I是依照本發明第一實施例的一種半導體器件的制造流程的剖面示意圖；

圖2是圖1E的區域的放大圖；

圖3是圖2的區域的另一實施例的放大圖；

圖4是依照本發明第二實施例的一種半導體器件的剖面示意圖。

具體實施方式

參照本實施例的附圖以更全面地闡述本發明。然而，本發明亦可以各種不同的形式體現，而不應限于本文中所述的實施例。附圖中的層與區域的厚度會為了清楚起見而放大。相同或相似的標號表示相同或相似的組件，以下段落將不再一一贅述。

本發明第一實施例提供一種半導體器件1(如圖1I所示)的制造流程，詳細步驟如圖1A至圖1I所示。首先，請參照圖1A，提供初始結構，其包括：基底100、隔離結構101、柵極結構110、120、接觸窗115、125、介電層130、132、導體層134、136以及介電層140、142。具體來說，基底100包括第一區R1與第二區R2。在一些實施例中，第一區R1為晶胞區，而第二區R2為周邊區。第一區R1可具有排列成存儲器陣列的多個存儲單元。第二區R2可具有周邊電路。