[發(fā)明專利]一種GAA結(jié)構(gòu)的形成方法

在審

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• 申請日: 2020-06-24
• 公開（公告）號: CN111653610A
• 公開（公告）日: 2020-09-11
• 發(fā)明（設計）人: 雷海波;田明;宋洋;廖端泉
• 申請（專利權(quán)）人: 上海華力集成電路制造有限公司
• 主分類號: H01L29/06
• 分類號: H01L29/06;H01L21/336
• 代理公司: 上海浦一知識產(chǎn)權(quán)代理有限公司 31211
• 代理人: 戴廣志

本發(fā)明提供一種GAA結(jié)構(gòu)的形成方法，提供設有埋氧層和SOI層的襯底；將SOI層形成SiGe SOI層；在SiGe SOI層上形成SiGe和Si的疊層；在疊層、埋氧層及襯底兩側(cè)形成淺溝槽；在疊層上形成多晶硅偽柵極；刻蝕形成源漏溝槽；在源漏溝槽中形成硅隔離層；在源漏溝槽中形成外延層；沉積氮化硅硬掩膜層，打開溝道區(qū)域，去除疊層中的SiGe形成中空結(jié)構(gòu)，在溝道區(qū)域形成氧化層和介質(zhì)層；去除氮化硅硬掩膜層。本發(fā)明在在源漏材料生長前，先形成一層硅緩沖層，硅緩沖層既可以作為后續(xù)源漏生長的種子層，又可以在后續(xù)中空結(jié)構(gòu)的形成過程中起到保護源漏端的作用；并且通過在埋氧層上引入SiGe結(jié)構(gòu)，可以將溝道材料與硅基底進行隔離，從而有效地降低漏電。

技術領域

本發(fā)明涉及半導體技術領域，特別是涉及一種GAA結(jié)構(gòu)的形成方法。

背景技術

由于FinFET技術即將在5nm之后的節(jié)點變得不可用，未來半導體制造一種比較主流的方式被稱作Gate-All-Around環(huán)繞式柵極技術，簡稱為GAA技術。這項技術可以實現(xiàn)柵極對溝道的四面包裹，利用線狀(可以理解為棍狀)或者平板狀、片狀等多個源極和漏極橫向垂直于柵極分布后，實現(xiàn)MOSFET的基本結(jié)構(gòu)和功能。這樣設計在很大程度上解決了柵極間距尺寸減小后帶來的各種問題，包括電容效應等，再加上溝道被柵極四面包裹，因此溝道電流也比FinFET的三面包裹更為順暢。然而在柵極施加電壓之后，傳統(tǒng)GAA工藝仍不可避免柵極下方通過硅基底產(chǎn)生的源漏之間以及源/漏與基底之間的漏電，如何降低漏電流將是一個比較嚴峻的挑戰(zhàn)。

現(xiàn)有工藝方法為：提供硅襯底，堆疊硅鍺材料或者硅材料，之后還需要形成STI淺槽隔離，接下來需要多晶硅偽柵成像、隔離層和內(nèi)部隔離層成型、漏極和源極外延、溝道釋放、高K金屬柵極成型、隔離層中空、環(huán)形觸點成型。這種工藝方式得到的GAA結(jié)構(gòu)，在柵極施加電壓之后，仍不可避免柵極下方通過硅基底產(chǎn)生的源漏之間以及源/漏與基底之間的漏電。

因此，需要提出一種新的GAA結(jié)構(gòu)的形成方法來解決上述問題。

發(fā)明內(nèi)容

鑒于以上所述現(xiàn)有技術的缺點，本發(fā)明的目的在于提供一種GAA結(jié)構(gòu)的形成方法，用于解決現(xiàn)有技術中的GAA結(jié)構(gòu)在柵極施加電壓后，柵極下方通過硅基底的源漏之間以及源或漏與基底之間的漏電問題。

為實現(xiàn)上述目的及其他相關目的，本發(fā)明提供一種GAA結(jié)構(gòu)的形成方法，該方法至少包括以下步驟：

步驟一、提供襯底，所述襯底上設有埋氧層；所述埋氧層上設有SOI層；

步驟二、將所述SOI層形成為SiGe SOI層；

步驟三、在所述SiGe SOI層上交替形成SiGe和Si的疊層；

步驟四、在所述疊層、所述埋氧層以及所述襯底的兩側(cè)形成淺溝槽；

步驟五、在所述疊層上形成多晶硅偽柵極；

步驟六、刻蝕所述多晶硅偽柵極兩側(cè)的所述疊層SiGe SOI層，所述埋氧層作為刻蝕停止層，形成源漏溝槽；

步驟七、在所述源漏溝槽底部和側(cè)壁形成一層硅隔離層；

步驟八、在所述源漏溝槽中進行外延生長，形成外延層；

步驟九、沉積氮化硅硬掩膜層，之后去除所述多晶硅偽柵極打開溝道區(qū)域；

步驟十、去除所述疊層中的SiGe，將所述疊層形成中空結(jié)構(gòu)；

步驟十一、在所述溝道區(qū)域的底部形成柵極氧化層，之后在所述柵極氧化層上形成柵極介質(zhì)層；

步驟十二、去除所述氮化硅硬掩膜層。

優(yōu)選地，步驟一中的所述襯底為全耗盡絕緣硅襯底。

優(yōu)選地，步驟一中的所述埋氧層的厚度為100～400A。