[發(fā)明專利]用于降低功率狀態(tài)中的存儲(chǔ)器訪問的技術(shù)

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• 申請(qǐng)?zhí)枺?/td>: 202010576077.9
• 申請(qǐng)日: 2020-06-22
• 公開（公告）號(hào): CN112346657A
• 公開（公告）日: 2021-02-09
• 發(fā)明（設(shè)計(jì)）人: 比納塔·巴特查里亞;保羅·S·迪芬鮑
• 申請(qǐng)（專利權(quán)）人: 英特爾公司
• 主分類號(hào): G06F3/06
• 分類號(hào): G06F3/06
• 代理公司: 北京東方億思知識(shí)產(chǎn)權(quán)代理有限責(zé)任公司 11258
• 代理人: 姜飛

1.一種計(jì)算機(jī)實(shí)現(xiàn)的方法，包括：

識(shí)別計(jì)算機(jī)的一組功能塊中的一個(gè)或多個(gè)低功率模式塊，所述計(jì)算機(jī)包括：處理器、包括第一存儲(chǔ)器部分和第二存儲(chǔ)器部分的存儲(chǔ)器、第一存儲(chǔ)器通道和第二存儲(chǔ)器通道，所述第一存儲(chǔ)器通道和所述第二存儲(chǔ)器通道用于將所述處理器與所述第二存儲(chǔ)器部分通信地耦合；并且

將所述一組功能塊中的所述一個(gè)或多個(gè)低功率模式塊的使用映射到與所述第一存儲(chǔ)器通道相關(guān)聯(lián)的第一地址范圍。

2.如權(quán)利要求1所述的計(jì)算機(jī)實(shí)現(xiàn)的方法，其中所述第二存儲(chǔ)器通道與第二地址范圍相關(guān)聯(lián)，并且所述第一地址范圍低于所述第二地址范圍。

3.如權(quán)利要求1所述的計(jì)算機(jī)實(shí)現(xiàn)的方法，包括：基于對(duì)所述計(jì)算機(jī)從第一功率狀態(tài)轉(zhuǎn)變到第二功率狀態(tài)的指示、經(jīng)由所述第一存儲(chǔ)器通道在所述第二存儲(chǔ)器部分與所述處理器的至少一個(gè)核心之間建立低功率通信管線，其中所述第二功率狀態(tài)是比所述第一功率狀態(tài)更低功率的狀態(tài)。

4.如權(quán)利要求3所述的計(jì)算機(jī)實(shí)現(xiàn)的方法，包括：禁用所述第二存儲(chǔ)器通道，以經(jīng)由所述第一存儲(chǔ)器通道在所述第二存儲(chǔ)器部分與所述處理器之間建立低功率通信管線。

5.如權(quán)利要求4所述的計(jì)算機(jī)實(shí)現(xiàn)的方法，包括：將與所述第二存儲(chǔ)器通道相關(guān)聯(lián)的一個(gè)或多個(gè)存儲(chǔ)器模塊設(shè)置為自刷新模式，以禁用所述第二存儲(chǔ)器通道。

6.如權(quán)利要求4所述的計(jì)算機(jī)實(shí)現(xiàn)的方法，包括：利用與所述第二存儲(chǔ)器通道相關(guān)聯(lián)的一個(gè)或多個(gè)存儲(chǔ)器模塊上的功率門控，來禁用所述第二存儲(chǔ)器通道。

7.如權(quán)利要求3所述的計(jì)算機(jī)實(shí)現(xiàn)的方法，其中，對(duì)所述計(jì)算機(jī)從所述第一功率狀態(tài)轉(zhuǎn)變到所述第二功率狀態(tài)的指示包括寄存器的內(nèi)容。

8.如權(quán)利要求7所述的計(jì)算機(jī)實(shí)現(xiàn)的方法，包括：利用所述計(jì)算機(jī)的基本輸入/輸出系統(tǒng)BIOS來設(shè)置所述寄存器的內(nèi)容。

9.如權(quán)利要求1所述的計(jì)算機(jī)實(shí)現(xiàn)的方法，其中，所述一組功能塊包括所述一個(gè)或多個(gè)低功率模式塊和兩個(gè)或更多個(gè)高功率模式塊，并且所述計(jì)算機(jī)實(shí)現(xiàn)的方法包括：利用交錯(cuò)來將所述兩個(gè)或更多個(gè)高功率模式塊的使用映射到與所述第一存儲(chǔ)器通道相關(guān)聯(lián)的第二地址范圍和與所述第二存儲(chǔ)器通道相關(guān)聯(lián)的第三地址范圍。

10.如權(quán)利要求1所述的計(jì)算機(jī)實(shí)現(xiàn)的方法，其中，所述第一存儲(chǔ)器部分包括主存儲(chǔ)器，并且所述第二存儲(chǔ)器部分包括次存儲(chǔ)器。

11.如權(quán)利要求1所述的計(jì)算機(jī)實(shí)現(xiàn)的方法，其中，所述第一存儲(chǔ)器部分和所述第二存儲(chǔ)器部分包括共同的存儲(chǔ)器。

12.一種包括代碼的機(jī)器可讀介質(zhì)，所述代碼在被執(zhí)行時(shí)使得機(jī)器執(zhí)行如權(quán)利要求1至11中的任一項(xiàng)所述的方法。

13.一種裝置，包括：

處理器，包括一個(gè)或多個(gè)核心；以及

存儲(chǔ)器，包括第一存儲(chǔ)器部分和第二存儲(chǔ)器部分，所述第一存儲(chǔ)器部分包括指令，所述指令當(dāng)被所述處理器執(zhí)行時(shí)使得所述處理器用于：

識(shí)別計(jì)算機(jī)的一組功能塊中的一個(gè)或多個(gè)低功率模式塊，所述計(jì)算機(jī)包括所述處理器、所述存儲(chǔ)器、第一存儲(chǔ)器通道和第二存儲(chǔ)器通道，所述第一存儲(chǔ)器通道和所述第二存儲(chǔ)器通道用于將所述處理器與所述第二存儲(chǔ)器部分通信地耦合；并且

將所述一組功能塊中的所述一個(gè)或多個(gè)低功率模式塊的使用映射到與所述第一存儲(chǔ)器通道相關(guān)聯(lián)的第一地址范圍。

14.如權(quán)利要求13所述的裝置，其中，所述第二存儲(chǔ)器通道與第二地址范圍相關(guān)聯(lián)，并且所述第一地址范圍低于所述第二地址范圍。