[發明專利]超薄橋和多管芯超細間距貼片架構及其制造方法

在審

• 申請號: 202010568920.9
• 申請日: 2020-06-19
• 公開（公告）號: CN112349677A
• 公開（公告）日: 2021-02-09
• 發明（設計）人: S·加內桑;K·麥卡錫;L·M·特里博萊;D·馬利克;R·V·馬哈詹;R·L·贊克曼
• 申請（專利權）人: 英特爾公司
• 主分類號: H01L23/498
• 分類號: H01L23/498;H01L23/31;H01L25/065;H01L25/18;H01L21/98
• 代理公司: 永新專利商標代理有限公司 72002
• 代理人: 劉炳勝

實施例包括半導體封裝和形成該半導體封裝的方法。一種半導體封裝包括：高密度封裝(HDP)襯底上的具有混合層的橋、橋和HDP襯底上方的多個管芯、以及HDP襯底上的多個穿模過孔(TMV)。橋耦合在管芯和HDP襯底之間。橋用混合層直接耦合到管芯中的兩個管芯，其中橋的混合層的頂表面直接在管芯的底表面上，并且其中橋的底表面直接在HDP襯底的頂表面上。TMV將HDP襯底耦合到管芯，并且TMV的厚度基本等于橋的厚度。混合層包括導電焊盤、表面拋光和/或電介質。

技術領域

實施例涉及封裝半導體器件。更具體而言，實施例涉及具有包括超薄橋和多管芯超細間距貼片架構的封裝襯底的半導體器件。

背景技術

過去幾十年來，集成電路(IC)中的特征的縮放已經成為不斷成長的半導體工業背后的驅動力。縮放到越來越小的特征使得能夠在半導體器件的有限芯片面積上實現增大密度的功能單元。然而，追求縮小IC中的特征同時優化每個器件的性能，并非沒有問題。

對于數據中心型商務而言，在封裝中異質集成多個芯片/管芯是必要的。以最低功率和高帶寬密度使這些芯片互連驅動著封裝襯底上的超細的線/空間/過孔焊盤。近來，嵌入式橋管芯技術解決了服務器產品中的這種需要。然而，隨著對多管芯互連的需求不斷增大，要求封裝襯底嵌入外來的橋管芯(例如，多于10個橋管芯)以容納這些多個管芯和多管芯互連。更重要地，用于這樣的封裝襯底的封裝組裝工藝還要求用焊料將多個管芯附接到這些外來的橋管芯區域，并且期望的結果是高良品率和增大的橋管芯凸塊間距。然而，這樣的工藝需要另外的組裝步驟和時間，并且需要在這些封裝的大區域上精確地控制襯底平坦度。

這限制了用于基于焊料的嵌入式橋管芯連接部的橋管芯凸塊間距。對橋管芯凸塊間距的這些限制導致了幾個主要封裝問題，包括小于期望的凸塊密度，這進一步導致管芯中的互連物理區域增大和用于這樣的增大的硅區域的成本增大。此外，現有技術還使用硅內插器嘗試解決這些間距縮放限制和問題。對于多管芯架構而言，硅內插器的尺寸可能超過掩模(reticle)尺寸的兩倍(或更多)，因此其需要拼接掩模，但導致過高的成本和增大的復雜度。

附圖說明

本文描述的實施例以舉例的方式進行說明，并且不限于附圖的各個圖，在附圖中相似的附圖標記指示類似的特征。此外，已經省略了一些常規細節，以免使本文描述的發明性概念難以理解。

圖1是根據一個實施例的半導體封裝的截面視圖的圖示，所述半導體封裝具有多個管芯、高密度封裝(HDP)襯底、具有混合層的薄橋、多個第一和第二穿模過孔(throughmold via,TMV)和封裝襯底。

圖2A-圖2L是根據一些實施例的形成半導體封裝的工藝流程的截面視圖的圖示，所述半導體封裝具有多個管芯、HDP襯底、具有混合層的薄橋、多個第一和第二TMV和封裝襯底。

圖3是根據一個實施例的半導體封裝的截面視圖的圖示，所述半導體封裝具有多個管芯、多個HDP襯底、具有混合層的多個薄橋、多個第一和第二TMV和封裝襯底。

圖4是示出了根據一個實施例的利用半導體封裝的計算機系統的示意性框圖的圖示，所述半導體封裝具有多個管芯、HDP襯底、具有混合層的薄橋、多個第一和第二TMV和封裝襯底。

具體實施方式

本文描述的是一種具有封裝襯底和超薄(或薄)橋和多管芯超細間距貼片架構的半導體封裝以及一種形成這樣的半導體封裝的方法。根據一些實施例，下文描述的半導體封裝和形成這樣的半導體封裝的方法可以包括多個管芯、高密度封裝(HDP)襯底、薄橋、多個第一穿模過孔(TMV)、多個第二TMV和封裝襯底。本文描述的半導體封裝的這些實施例無需焊料球/連接部而組合HDP襯底(例如，高密度(HD)有機襯底)和薄橋(例如，薄嵌入式多管芯互連橋(EMIB))，并且使橋的數量最小化，并且使得能夠用混合電介質/導電接合層(例如，二氧化硅/銅(SiO₂/Cu)接合層)在HDP襯底和管芯之間直接耦合(或附接)薄橋。