[發明專利]半導體結構

有效

• 申請號: 202010568127.9
• 申請日: 2020-06-19
• 公開（公告）號: CN111668179B
• 公開（公告）日: 2022-03-29
• 發明（設計）人: 方曉培;黃永泰;游馨;郭東龍;夏勇
• 申請（專利權）人: 福建省晉華集成電路有限公司
• 主分類號: H01L23/485
• 分類號: H01L23/485
• 代理公司: 上海思捷知識產權代理有限公司 31295
• 代理人: 王宏婧

本發明提出一種特殊形狀的半導體結構。特征在于在兩個倒L型的接觸結構之間形成多層的電介質層，其中下方的電介質層與上方的電介質層材質不同，且下方電介質層優選由低電介質系數的材料構成。此材料的搭配下可以降低半導體結構的電阻電容延遲(RC delay)。此外，兩個倒L型的接觸結構具有特殊的形狀，此形狀有助于穩固形成在兩個倒L型的接觸結構之間的第一電介質層與第二電介質層，并且提升半導體結構的穩定性。

技術領域

本發明有關于半導體領域，尤其是一種具有多層的凹陷電介質層的半導體結構，具有降低導電組件之間電阻電容延遲(RC delay)的功效。

背景技術

由于半導體組件朝向高密度化發展，單元面積內的組件尺寸不斷減小。半導體組件因其尺寸小，功能多和/或制造成本低而廣泛用于電子工業。半導體組件分為儲存邏輯數據的半導體組件，操作、處理邏輯數據操作的半導體邏輯組件，或是同時具有半導體儲存組件的功能和半導體邏輯組件和/或其他半導體組件功能的混合半導體組件。

隨著半導體工藝之線寬不斷縮小，半導體組件之尺寸不斷地朝微型化發展，然而，由于目前半導體工藝之線寬微小化至一定程度后，具金屬柵極之半導體結構的整合工藝亦浮現出更多挑戰與瓶頸。

發明內容

本發明提供一種半導體結構，包含襯底，兩倒L型接觸結構，位于所述襯底上，第一電介質層與第二電介質層，位于所述兩倒L型接觸結構之間，其中所述第二電介質層位于所述第一電介質層上。

可選的，其中所述每一個倒L型接觸結構包含有豎直部以及水平部。

可選的，其中所述兩倒L型接觸結構的兩個水平部，位于所述兩倒L型接觸結構的兩豎直部之間。

可選的，其中所述水平部位于所述豎直部的頂部。

可選的，其中所述第二電介質層的頂面與所述水平部的頂面齊平。

可選的，其中所述第二電介質層的側面與所述水平部的側面以及所述第一電介質層的側面切齊。

可選的，其中所述第二電介質層的頂面低于所述水平部的頂面。

可選的，其中更包含有一第三電介質層，覆蓋于所述第二電介質層與所述水平部上，并且與所述第二電介質層與所述水平部直接接觸，其中所述第二電介質層與所述水平部將所述第三電介質層與所述第一電介質層隔開。

可選的，更包含有一淺溝渠隔離結構，位于所述襯底中，其中所述兩倒L型接觸結構位于所述淺溝渠隔離結構的兩側。

可選的，其中更包含有一第四電介質層，位于所述第一電介質層與所述溝渠隔離結構之間。

可選的，其中位于所述兩倒L型接觸結構之間的所述第一電介質層與所述第二電介質層，位于所述淺溝渠隔離結構上。

可選的，其中位于所述兩倒L型接觸結構之間的所述第二電介質層完全位于所述淺溝渠隔離結構上

可選的，其中所述第一電介質層包含有一凹陷頂面，且其中所述第二電介質層位于所述第一電介質層凹陷內。

可選的，其中所述第一電介質層包含低電介質系數材質，所述第一電介質層的電介質系數低于5。

可選的，其中所述第二電介質層包含氮化硅。

可選的，其中所述任一個倒L型接觸結構具有弧邊外側壁。

本發明提出一種特殊形狀的半導體結構。特征在于在兩個倒L型的接觸結構之間形成多層的電介質層，其中下方的電介質層與上方的電介質層材質不同，且下方電介質層優選由低電介質系數的材料構成。此材料的搭配下可以降低半導體結構的電阻電容延遲(RC delay)。此外，兩個倒L型的接觸結構具有特殊的形狀，此形狀有助于穩固形成在兩個倒L型的接觸結構之間的第一電介質層與第二電介質層，并且提升半導體結構的穩定性。