[發明專利]半導體結構及其形成方法

在審

• 申請號: 202010567196.8
• 申請日: 2020-06-19
• 公開（公告）號: CN113823564A
• 公開（公告）日: 2021-12-21
• 發明（設計）人: 王楠
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司;中芯國際集成電路制造（北京）有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L21/28;H01L29/423;H01L29/78
• 代理公司: 上海知錦知識產權代理事務所(特殊普通合伙) 31327
• 代理人: 吳凡

一種半導體結構及其形成方法，形成方法包括：提供基底，基底包括襯底和分立于襯底上的偽柵結構；在偽柵結構的側壁上形成側墻層；去除偽柵結構，在側墻層之間形成柵極開口；以平行于所述襯底表面且垂直于所述側墻層的延伸方向為橫向，橫向刻蝕側墻層，形成第一開口；在柵極開口和第一開口中形成柵極材料層，位于柵極開口中的柵極材料層作為柵極結構，位于第一開口中的柵極材料層作為側部柵極；形成與側部柵極和柵極結構連接的接觸插塞。本發明實施例側部柵極與柵極結構連接，接觸插塞同時與側部柵極和側部柵極之間的柵極結構接觸，接觸插塞和側部柵極與柵極結構接觸的面積較大，降低了半導體結構的接觸電阻，有利于提高半導體結構的電學性能。

技術領域

本發明實施例涉及半導體制造領域，尤其涉及一種半導體結構及其形成方法。

背景技術

在半導體制造中，隨著超大規模集成電路的發展趨勢，集成電路特征尺寸持續減小，為了適應更小的特征尺寸，金屬-氧化物-半導體場效應晶體管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)的溝道長度也相應不斷縮短。然而，隨著器件溝道長度的縮短，器件源極與漏極間的距離也隨之縮短，因此柵極結構對溝道的控制能力隨之變差，柵極電壓夾斷(pinch off)溝道的難度也越來越大，使得亞閾值漏電(subthreshold leakage)現象，即所謂的短溝道效應(short-channel effects，SCE)更容易發生。

因此，為了更好的適應特征尺寸的減小，半導體工藝逐漸開始從平面MOSFET向具有更高功效的三維立體式的晶體管過渡，如鰭式場效應晶體管(FinFET)。FinFET中，柵極結構至少可以從兩側對超薄體(鰭部)進行控制，與平面MOSFET相比，柵極結構對溝道的控制能力更強，能夠很好的抑制短溝道效應；柵極結構也從原來的多晶硅柵極結構向柵極結構轉變，柵極結構中的功函數層能夠調整半導體結構的閾值電壓。

發明內容

本發明實施例解決的問題是提供一種半導體結構及其形成方法，提升半導體結構的性能。

為解決上述問題，本發明實施例提供一種半導體結構的形成方法，包括：提供基底，所述基底包括襯底和分立于所述襯底上的偽柵結構；在所述偽柵結構的側壁上形成側墻層；去除所述偽柵結構，在所述側墻層之間形成柵極開口；形成所述柵極開口后，以平行于所述襯底表面且垂直于所述側墻層的延伸方向為橫向，橫向刻蝕所述側墻層，形成與所述柵極開口連通的第一開口；在所述柵極開口和第一開口中形成柵極材料層，位于所述柵極開口中的所述柵極材料層作為柵極結構，位于所述第一開口中的所述柵極材料層作為側部柵極；形成與所述側部柵極和所述側部柵極之間所述柵極結構連接的接觸插塞。

可選的，所述半導體結構的形成方法還包括：形成所述側墻層后，在所述側墻層側部的所述基底上形成層間介質層，所述層間介質層露出所述偽柵結構的頂面；形成所述第一開口后，形成所述柵極結構前，刻蝕部分橫向尺寸的所述層間介質層，在所述層間介質層中形成第二開口；形成所述柵極材料層的步驟中，所述柵極材料層還形成在所述第二開口中，所述第二開口中的所述柵極材料層也作為所述側部柵極。

可選的，所述半導體結構的形成方法還包括：形成所述側墻層后，在所述側墻層側部的所述基底上形成層間介質層，所述層間介質層露出所述偽柵結構的頂面；橫向刻蝕所述側墻層，形成第一開口的步驟包括：在所述柵極開口和所述層間介質層上形成遮擋層，所述遮擋層具有露出所述側墻層的掩膜開口；以所述遮擋層為掩膜刻蝕所述側墻層，形成所述第一開口；所述半導體結構的形成方法還包括：形成所述第一開口后，去除所述遮擋層。

可選的，橫向刻蝕所述側墻層，形成第一開口的步驟包括：在所述柵極開口和所述層間介質層上形成遮擋層，所述遮擋層具有露出所述側墻層和部分橫向尺寸的層間介質層的掩膜開口；以所述遮擋層為掩膜刻蝕所述側墻層，形成所述第一開口；形成第二開口的步驟包括：以所述遮擋層為掩膜刻蝕部分橫向尺寸的所述層間介質層，形成所述第二開口；所述半導體結構的形成方法還包括：形成所述第一開口和第二開口后，去除所述遮擋層。