[發明專利]基于高功能密度硅通孔結構的三維電容電感及制備方法

有效

• 申請號: 202010561660.2
• 申請日: 2020-06-18
• 公開（公告）號: CN111769095B
• 公開（公告）日: 2022-06-21
• 發明（設計）人: 張衛;劉子玉;陳琳;孫清清
• 申請（專利權）人: 復旦大學;上海集成電路制造創新中心有限公司
• 主分類號: H01L23/522
• 分類號: H01L23/522;H01L21/768
• 代理公司: 上海正旦專利代理有限公司 31200
• 代理人: 陸飛;陸尤

本發明屬于半導體器件技術領域，具體為一種基于高功能密度硅通孔結構的三維電容電感及制備方法。本發明三維電容電感包括：襯底，形成有硅通孔；三維電容，形成在所述硅通孔的側壁上，依次包括第一金屬層、第二絕緣層和第二金屬層；三維電感，由所述硅通孔的中心填充金屬和平面厚金屬再布線構成；其中，所述硅通孔的側壁與所述三維電容之間設有第一絕緣層，所述三維電容與所述三維電感之間設有第三絕緣層。本發明能夠有效增加集成系統中電容和電感的值，同時能夠在三維集成中將電容電感集成在芯片附近，也能提高三維集成中硅通孔的功能密度，提高系統集成中硅的利用率。與其他有機基板上的離散電容電感相比，集成度大大提高。

技術領域

本發明屬于半導體器件技術領域，具體涉及一種基于高功能密度硅通孔結構的三維電容電感及制備方法。

背景技術

隨著集成電路的集成度不斷提高，器件的特征尺寸已經接近物理極限。為進一步提高性能和集成度，研究人員開始不斷提高硅的利用率，即功能密度。其中將芯片在三維方向上進行系統集成就能極大地提高芯片的功能密度，但是隨著系統集成中芯片密度提高，信號耦合變得異常嚴重，所需要的去耦電容和電感也越來越多。僅僅依靠PCB板上的電容電感無法滿足芯片集成中的要求，原因是電容電感數值太小、數量太少且距離較遠。因此，具有較高電容電感值的硅上三維電容和三維電感的制備具有非常重要的意義。

目前，硅上三維電容或電感多是基于硅通孔（TSV）的單個三維電容，或基于厚金屬再布線的三維電感，但TSV僅作為互連導線。這些結構TSV占用硅的面積較大，且功能單一。因此，TSV的功能密度非常較低，硅的利用率非常低。

發明內容

本發明的目的在于提供一種硅通孔功能密度大、硅利用率高的硅通孔結構的三維電容電感及其制備方法。

本發明提供的基于高功能密度硅通孔結構的三維電容電感，包括：

襯底，形成有硅通孔；

三維電容，形成在所述硅通孔的側壁上，依次包括第一金屬層、第二絕緣層和第二金屬層；

三維電感，由所述硅通孔的中心填充金屬和平面厚金屬再布線構成；其中，所述硅通孔的側壁與所述三維電容之間設有第一絕緣層，所述三維電容與所述三維電感之間設有第三絕緣層。

本發明的三維電容電感中，優選為，所述第二絕緣層為高K介質材料。

本發明的三維電容電感中，優選為，所述第一金屬層、所述第二金屬層為Cu、TiN或Cr。

本發明的三維電容電感中，優選為，所述襯底為高阻硅或玻璃。

本發明的三維電容電感中，優選為，所述第一絕緣層、所述第三絕緣層為氧化硅或氮化硅。

本發明還公開上述基于高功能密度硅通孔結構的三維電容電感制備方法，包括以下步驟：

在襯底上刻蝕形成盲孔；

在所述盲孔中及襯底表面形成第一絕緣層；

在所述第一絕緣層上形成三維電容的各層，包括依次沉積第一金屬層、第二絕緣層和第二金屬層，并光刻及刻蝕去除多余的第二絕緣層和第二金屬層，使部分第一金屬層表面露出，然后光刻刻蝕去除多余的第一金屬層，使部分第一絕緣層表面露出，形成焊盤下金屬層；

形成第三絕緣層，使其覆蓋所述第二金屬層、所述第一金屬層和所述第一絕緣層；

電鍍金屬，并化學機械拋光和干法刻蝕去除多余金屬，僅保留所述盲孔內的中心填充金屬，作為三維電感的一部分；

在所述第一金屬層和所述第二金屬層上的第三層絕緣層進行光刻及刻蝕，從而對所述第一金屬層和所述第二金屬層分別進行開窗，并通過電鍍及刻蝕制作測試或連接焊盤；