[發明專利]提高幀頻高速全數字數據讀出的CMOS圖像傳感器

有效

• 申請號: 202010558454.6
• 申請日: 2020-06-18
• 公開（公告）號: CN111669526B
• 公開（公告）日: 2023-02-10
• 發明（設計）人: 吳治軍;劉昌舉;李毅強;祝曉笑
• 申請（專利權）人: 中國電子科技集團公司第四十四研究所
• 主分類號: H04N25/76
• 分類號: H04N25/76;H04N25/78;H04N25/63;H04N25/60
• 代理公司: 重慶輝騰律師事務所 50215
• 代理人: 王海軍

1.提高幀頻高速全數字數據讀出的CMOS圖像傳感器，其特征在于，包括感光面陣、第一行驅動、第二行驅動、讀出電路，讀出電路包括列讀出電路和列時序緩沖電路，列讀出電路包括可編程增益放大器、ADC電路、Ramp發生器、列選通電路、ISP電路和LVDS接口電路；第一行驅動設置在感光面陣的左側，行時序緩沖器設置在第一驅動的左側，第二行驅動設置在感光面陣的右側；

控制器用于像元的曝光和轉換、像元行時序一致性控制、PGA采樣和放大、ADC轉換、列電路選通、ISP處理時序控制，以及曝光時間與Ramp發生器的控制；外圍控制輔助電路包括減少像素曝光、轉換和讀出的時序行延時時間的行時序緩沖器和雙側驅動電路時序一致性的行時序一致性控制電路；控制器輸出的像素控制曝光、轉換和讀出等時序首先經過行時序緩沖器的實現行控制時序的緩沖處理，減少了控制器到行時序一致性控制電路路徑中大面陣行方向的時序延時；再經過行時序一致性控制電路進行像素兩側行驅動時序一致性和大面陣列方向的時序延時處理，使行時序到達左右行驅動的時序完全一致及延時最小；最后，經過左右行驅動電路驅動和緩沖處理，實現像素的復位、曝光和讀出操作；

偏置電路用于整個CMOS圖像傳感器系統中電壓偏置信號的輸送，電壓偏置信號包括列偏置、讀出電路、第一行驅動和第二行驅動的電壓偏置信號與電壓基準信號；

所述列偏置設置于感光面陣的上方，用于提供像元偏置電流。

2.根據權利要求1所述的提高幀頻高速全數字數據讀出的CMOS圖像傳感器，其特征在于，感光面陣包括有效像元、啞像元和暗像元，有效像元位于感光面陣的中間區域，有效像元外圍的第一圈為啞像元，有效像元外圍的第二圈為暗像元，有效像元外圍的第三圈為啞像元。

3.根據權利要求1所述的提高幀頻高速全數字數據讀出的CMOS圖像傳感器，其特征在于，感光面陣輸出端每列像素設置有一個可編程增益放大電路，可編程增益放大器的輸入端連接感光面陣的光電轉換信號，可編程增益放大器的輸出端接采樣保持電路的輸入端；

感光面陣輸出端的每一列設置有一個采樣保持電路，采樣保持電路的輸出端接ADC電路的輸入端；

感光面陣輸出端的每N列共用一個Ramp發生器，感光面陣共有M個Ramp發生器，Ramp發生器的輸出端接ADC電路的另一輸入端；

感光面陣輸出端的每一列設置有一個ADC轉換電路和列選通電路，ADC電路的輸出端通過列選通電路選通接ISP電路的輸入端；

感光面陣輸出端的每N列共用一個ISP電路和LVDS電路，大面陣共有M個ISP電路和LVDS電路，ISP電路的輸出端接LVDS接口電路的輸入端；

ADC電路包括ADC比較器電路、AD計數器電路、ADC存儲單元，采樣保持電路的儲存電壓與Ramp發生器的斜坡電壓經過ADC比較器電路進行比較，比較結果通過AD計數器電路進行計數，ADC計數結果全部存儲于ADC存儲單元；

ADC存儲單元通過列選通電路依次并行讀出數字圖像數據；

LVDS接口電路的輸出端輸出N列串口LVDS圖像數據。

4.根據權利要求3所述的提高幀頻高速全數字數據讀出的CMOS圖像傳感器，其特征在于，當前列時序緩沖器的輸入為上一個列時序緩沖器的輸出，當前列時序緩沖器的輸出為下一個列時序緩沖器的輸入。

5.根據權利要求3所述的提高幀頻高速全數字數據讀出的CMOS圖像傳感器，其特征在于，可編程增益放大器包括開關電容電路，開關電容電路包括兩個可變電容，兩個可變電容的比值決定可編程增益放大器的放大倍數。

6.根據權利要求3所述的提高幀頻高速全數字數據讀出的CMOS圖像傳感器，其特征在于，采樣保持電路包括兩組開關電容電路，第一組開關電容電路中的電容用于存儲當前行所有列共模電壓信號和積分放大信號，第二組開關電容電路中的電容存儲的下一行所有列的共模電壓信號與積分放大電壓信號，當AD計算器開始計數時，打開采樣保持電路第一組中的開關，進行ADC轉換電路進行模擬數字轉換。