[發明專利]一種基于操作數裁剪的乘法器設計裝置

有效

• 申請號: 202010552159.X
• 申請日: 2020-06-17
• 公開（公告）號: CN111736802B
• 公開（公告）日: 2022-07-22
• 發明（設計）人: 王海濱;褚嘉敏;顧鑫濤;陳冰;姚瀟
• 申請（專利權）人: 河海大學常州校區
• 主分類號: G06F7/523
• 分類號: G06F7/523;G06F9/30
• 代理公司: 南京縱橫知識產權代理有限公司 32224
• 代理人: 張賞

本發明屬于近似計算技術領域，具體涉及一種基于操作數裁剪的乘法器設計裝置，包括乘法輸入項截取模塊，位乘積模塊和部分積累加模塊，本發明通過截取操作來確定簡化的乘法輸入項，并在截取操作之前引入近似標志位判斷是否進行截取操作，在截取操作后對簡化的乘法輸入項中的高位進行更新，使部分積累加過程更加簡單，減少了部分積累加時所需的面積開銷和時間延遲，降低了乘法運算的能耗，同時保證了乘法結果的計算精度。

技術領域

本發明涉及一種基于操作數裁剪的乘法器設計裝置，屬于近似計算技術領域。

背景技術

乘法器應用廣泛，在許多關鍵領域都是不可或缺的一部分。

對于大部分應用來說，可以允許一定的精度損失。所以，為了降低精確乘法器帶來的面積開銷和時間延遲，研究者們提出了許多近似乘法器設計。其中，按近似對象可分為針對操作數的近似，針對部分積產生過程的近似，針對部分積樹的近似，以及針對加法壓縮的近似。現有的近似計算方法仍較為繁瑣，乘法運算的面積開銷和時間延遲比較大，影響整體運算速度。

發明內容

為解決現有技術的不足，本發明提供一種基于操作數裁剪的乘法器設計裝置，通過對乘數和被乘數，即乘法器的操作數，進行截取操作，得到簡化的乘法輸入項，設計低功耗部分積累加算法，大大減少了部分積樹累加時所需的面積開銷和時間延遲。

為解決現有技術的不足，本發明提供的技術方案為：

本發明提供一種基于操作數裁剪的乘法器設計裝置，包括：乘法輸入項截取模塊，位乘積模塊和部分積累加模塊；

所述乘法輸入項截取模塊用于根據儲存兩個二進制操作數的寄存器位寬確定簡化的乘法輸入項；

所述位乘積模塊用于根據簡化的乘法輸入項產生部分積樹并輸出；

所述部分積累加模塊用于對部分積樹進行累加得到最終乘法結果。

優選的，所述乘法輸入項截取模塊具體用于，

根據儲存兩個二進制操作數的寄存器位寬設置進行近似操作的截取間隔數；

根據截取間隔數確定近似標志位；

根據近似標志位確定簡化的乘法輸入項。

優選的，所述乘法輸入項截取模塊具體用于，

根據儲存兩個二進制操作數A、B的寄存器位寬，設置分別對A和B進行近似操作的截取間隔數k、l，

其中，k、l為正整數，兩個二進制操作數A、B分別表示為：

n₁、n₂分別是儲存兩個二進制操作數A、B的寄存器位寬，a_i、b_i分別是二進制操作數A、B從低位開始第i位的值，i≥0；

根據截取間隔數k、l確定A和B的近似標志位，

設A的近似標志位：

記B的近似標志位：

其中，or()表示或操作。

優選的，所述乘法輸入項截取模塊具體用于，

根據近似標志位A_c、B_c確定簡化的乘法輸入項，

若A_c＝0，表示二進制操作數A從低位開始的第2k位至第n₁-1位均為零，則簡化的乘法輸入項A_p表示為：