[發明專利]半導體結構的形成方法

在審

• 申請號: 202010550601.5
• 申請日: 2020-06-16
• 公開（公告）號: CN113808998A
• 公開（公告）日: 2021-12-17
• 發明（設計）人: 劉洋
• 申請（專利權）人: 中芯國際集成電路制造(上海)有限公司;中芯國際集成電路制造(北京)有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 徐文欣

一種半導體結構的形成方法，包括：提供襯底，所述襯底包括第一區和第二區；在所述第一區和第二區的襯底內分別形成若干源漏摻雜層、若干柵結構、以及初始第一介質層；在所述初始第一介質層表面形成第一掩膜層，所述第一區上和第二區上的第一掩膜層內分別具有若干第一開口，所述第一開口位于源漏摻雜層上，且在所述第一區上的第一開口密度和在第二區上的第一開口密度不同；在第一區和第二區的第一掩膜層內形成若干第二開口，所述第二開口位于柵結構上。從而，改善了半導體結構的性能和可靠性。

技術領域

本發明涉及半導體制造技術領域，特別涉及一種半導體結構的形成方法。

背景技術

隨著半導體技術的發展，超大規模集成電路(ULSI)的芯片集成度已經高達幾億乃至幾十億個器件的規模，多層金屬互連技術(Multi-level Metal Interconnect)廣泛得以使用。

然而，隨著器件密度的增加，形成的互連結構之間容易短路；互連結構關鍵尺寸的持續減小，也容易導致互連結構與器件之間發生斷路，從而影響半導體器件的性能和可靠性。

發明內容

本發明解決的技術問題是提供一種半導體結構的形成方法，以提高半導體器件的性能和可靠性。

為解決上述技術問題，本發明的技術方案提供一種半導體結構的形成方法，包括：提供襯底，所述襯底包括第一區和第二區；在所述第一區和第二區的襯底內分別形成若干源漏摻雜層、位于第一區和第二區的相鄰源漏摻雜層之間的若干柵結構、以及位于襯底和柵結構表面的初始第一介質層；在所述初始第一介質層表面形成第一掩膜層，所述第一區上和第二區上的第一掩膜層內分別具有若干第一開口，所述第一開口位于源漏摻雜層上，且在所述第一區上的第一開口密度和在第二區上的第一開口密度不同；在第一區和第二區的第一掩膜層內形成若干第二開口，所述第二開口位于柵結構上。

可選的，形成所述第二開口的方法包括：在形成第一掩膜層后，在所述第一掩膜層表面形成第二開口圖形化層，所述第二開口圖形化層暴露出部分或全部第一區和第二區的柵結構上的第一掩膜層表面；以所述第二開口圖形化層為掩膜，刻蝕所述第一掩膜層，直至暴露出初始第一介質層。

可選的，所述源漏摻雜層頂面與所述初始第一介質層頂面之間具有第一間距，且所述第一掩膜層的厚度小于所述第一間距。

可選的，所述第一掩膜層的厚度范圍為100埃至700埃。

可選的，形成所述第二開口的方法還包括：在形成所述第二開口圖形化層前，分別在第一區和第二區的第一開口的側壁面形成第一側墻。

可選的，形成所述第一側墻的方法包括：在所述第一掩膜層表面及所述初始第一介質層表面形成側墻材料層；回刻蝕所述側墻材料層，直至暴露出所述第一掩膜層表面及所述初始第一介質層表面。

可選的，形成所述第一掩膜層的方法還包括：在形成所述第二開口前，在所述初始第一介質層表面形成第一掩膜材料層；在所述第一掩膜材料層表面形成第一開口圖形化層，所述第一開口圖形化層暴露出第一區和第二區的至少部分源漏摻雜層上的第一掩膜材料層表面；以所述第一開口圖形化層為掩膜，刻蝕所述第一掩膜材料層，直至暴露出所述初始第一介質層。

可選的，還包括：在形成所述第二開口后，以所述第一掩膜層為掩膜刻蝕所述初始第一介質層，直至暴露出第一區和第二區的柵結構以及源漏摻雜層表面，以形成第一介質層，并且，所述第一區上和第二區上的第一介質層內分別具有若干第一互連開口以及若干第二互連開口，所述第一互連開口暴露出至少部分第一區和第二區的源漏摻雜層表面，所述第二互連開口暴露出至少部分第一區和第二區的柵結構表面。

可選的，還包括：在形成所述第一掩膜層之前，在所述初始第一介質層表面形成第一停止層。