[發明專利]一種DBBC的同步采集時延控制方法

有效

• 申請號: 202010548982.3
• 申請日: 2020-06-16
• 公開（公告）號: CN112187262B
• 公開（公告）日: 2021-06-22
• 發明（設計）人: 焦義文;馬宏;吳濤;楊文革;史學書;李貴新;劉燕都;陳永強;陳雨迪;劉培杰
• 申請（專利權）人: 中國人民解放軍戰略支援部隊航天工程大學
• 主分類號: H03M1/10
• 分類號: H03M1/10;H03M1/12
• 代理公司: 北京理工大學專利中心 11120
• 代理人: 代麗;郭德忠

1.一種DBBC的同步采集時延控制方法，在DBBC中，時統設備產生1PPS秒脈沖信號和10MHz頻標信號，10MHz頻標信號發送到CLK芯片，CLK芯片輸出ADC采集時鐘；ADC采集中頻模擬信號獲得數字信號并發送到FPGA，FPGA進行數字信號處理，其特征在于，所述控制方法包括如下步驟：

步驟1，將CLK芯片配置為零延時操作模式；

在FPGA工作時鐘的驅動下，在兩個1PPS秒脈沖信號之間啟動同步使能信號；1PPS秒脈沖信號到來后，將同步使能信號延遲一個時鐘周期，再將同步使能信號由高電平變為低電平；對1PPS秒脈沖信號取反，并與同步使能信號相與，產生下降沿與1PPS秒脈沖信號的上升沿同步的CLK同步復位脈沖信號；

在每次時鐘狀態改變時，所述CLK同步復位脈沖信號對CLK芯片進行同步復位，使得同步復位后的CLK芯片輸出的ADC采樣時鐘與1PPS秒脈沖上升沿保持固定的相位關系；

步驟2，采用與CLK同步復位脈沖信號相同的產生方式，產生下降沿與1PPS秒脈沖信號的上升沿同步的ADC同步復位脈沖信號；

在每次時鐘狀態改變時，所述ADC同步復位脈沖信號對ADC進行同步復位，使得同步復位后的ADC輸出數字信號始終與輸入模擬信號之間有固定的時間延遲；

步驟3，利用時統設備進行時間校準，用戶根據任務需求設定任務啟動時刻；

在任務啟動時刻對應的1PPS秒脈沖信號到來之前0.2秒～0.7秒，采用與CLK同步復位脈沖信號相同的產生方式，產生下降沿與1PPS秒脈沖信號的上升沿同步的FPGA同步復位脈沖信號；

在每次時鐘狀態改變時，所述FPGA同步復位脈沖信號對DBBC的各個單元模塊進行同步復位；

當FPGA同步復位脈沖有效后，將ADC采集數據寫入異步FIFO中；

當FIFO數據容量達到半滿條件后，將FIFO讀使能信號置為高，FIFO輸出ADC采集數據，送給后續的DBBC信號處理單元。

2.如權利要求1所述DBBC的同步采集時延控制方法，其特征在于，在CLK芯片中，利用R分頻器將10MHz頻標信號分頻，得到2MHz信號，然后再倍頻得到ADC采集時鐘。

3.如權利要求2所述DBBC的同步采集時延控制方法，其特征在于，CLK芯片中，VCO、VCO分頻器、通道0分頻器以及N分頻器都在鎖相環的環路中；

鑒相器通過調整VCO頻率，保證N分頻器輸出的2MHz時鐘信號與R分頻器輸出的2MHz時鐘信號保持同相。

4.如權利要求1所述DBBC的同步采集時延控制方法，其特征在于，在CLK芯片中，利用R分頻器將10MHz頻標信號分頻，得到1MHz信號，然后再倍頻得到ADC采集時鐘。

5.如權利要求2或4所述DBBC的同步采集時延控制方法，其特征在于，所述ADC采集時鐘為256MHz、512MHz或1024MHz。