[發明專利]一種逐次逼近型ADC的邏輯控制系統

有效

• 申請號: 202010545499.X
• 申請日: 2020-06-15
• 公開（公告）號: CN111565048B
• 公開（公告）日: 2023-05-12
• 發明（設計）人: 陳艷波;仵博;何國坤;周利華;趙蕊;張丹
• 申請（專利權）人: 深圳職業技術學院
• 主分類號: H03M1/38
• 分類號: H03M1/38
• 代理公司: 深圳市嘉宏博知識產權代理事務所 44273
• 代理人: 李杰

1.一種逐次逼近型ADC的邏輯控制系統，其特征在于，其包括采樣控制模塊102、轉換控制模塊103和數據產生模塊104；

轉換開始信號ADST和時鐘信號CLK作為輸入給到本發明逐次逼近型ADC的邏輯控制系統101，在整個轉換過程中ADST須保持為高電平；

采樣控制模塊102包括計數器201、反相器202、觸發器203、或非門204、或非門205、觸發器206、或非門207、或非門208以及或非門210，ADST信號通過反相器202得到ADSTB信號；ADSTB控制計數器201，ADSTB為1時，計數器201不計數，其輸出信號SRST為1；當ADC開啟轉換時，ADSTB為0時，計數器201開始計數，當計數到SH[5:0]寄存器所對應的CLK時鐘數，SRST變為0并保持，只有ADSTB才能復位SRST；采樣控制模塊102中的觸發器203，復位端連到SRST，時鐘端連到CLK信號，其觸發器203的數據輸入端D與負輸出端相連；觸發器203的正輸出端Q作為或非門204的一個輸入端，或非門204的另一個輸入端連接到或非門205的輸出；或非門205的一個輸入端連接到或非門204的輸出，另一個輸入端連接到SRST；或非門204的輸出連接到觸發器206的輸入端D，觸發器206的時鐘端連接到CLK，復位端連接到SRST；觸發器206的正端輸出Q為信號PULSE，連接到轉換控制模塊103；PULSE信號為在采樣結束后，產生一個CLK時鐘周期寬度的高電平脈沖信號；PULSE也是或非門207的一個輸入端，或非門207的另一個輸入端連接到或非門208的輸出；或非門208的一個輸入端連接到或非門207的輸出，另一個輸入端連接到ADSTB；或非門207的輸出連接到反相器202，反相器202的輸出與ADSTB信號作或非門210的輸入，得到SAMPLE信號，輸出給DAC模塊105，控制其采樣；在開啟轉換時，ADST由0變為1，SAMPLE由低變為高，SAMPLE信號的高電平時間保持SH[5:0]+2個時鐘周期；在SAMPLE信號為1時，DAC模塊105對輸入電壓進行采樣；

采樣控制模塊102的輸出SAMPLE控制DAC模塊105的采樣，SAMPLE為1時DAC模塊105進行采樣，采樣控制模塊102的輸出PULSE為一個時鐘寬度的高電平脈沖連接到轉換控制模塊103；

轉換控制模塊103的輸出B[11:0]連接到數據產生模塊104，其輸出VALID信號為數據轉換完成標志；

數據產生模塊104輸出DA[11:0]連接到DAC模塊105，DAC的輸出模擬電壓與參考電壓VREF進行逐次逼近比較，數據產生模塊104記錄逐位比較的比較器106的輸出結果CMP，得到最接近輸入電壓的AD[11:0]數據。

2.根據權利要求1所述的一種逐次逼近型ADC的邏輯控制系統，其特征在于，轉換控制模塊103的觸發器301輸入為PULSE信號，其復位端連接到ADSTB，時鐘端連接到CLK，正輸出端為B[11]；B[11]作為觸發器302的數據輸入，同樣其復位端連接到ADSTB，時鐘端連接到CLK，正輸出端為B[10]；B[10]作為下一級觸發器的輸入信號，依照此上一級的輸出信號依次作為下一級觸發器的輸入信號，直到觸發器304輸出B[0]，從而依次得到B[11:0]，輸出到數據產生模塊104；B[0]作為觸發器305的輸入，觸發器305的正端輸出是或非門307的一個輸入端，或非門307的另一個輸入端連接到或非門308的輸出；或非門308的一個輸入端連接到或非門307的輸出，另一個輸入端連接到ADSTB；反相器202的輸出端經過反相器202第一和第二，為ADC轉換完成信號VALID。

3.根據權利要求1所述的一種逐次逼近型ADC的邏輯控制系統，其特征在于，數據產生模塊104包括或非門402和觸發器403，時鐘信號CLK經過反相器202，與B[11:0]連接或非門402，或非門402的輸出分別作為12個觸發器403高低位所對應的時鐘信號；觸發器403的輸入都為ADC的比較器106輸出結果CMP，觸發器403的復位端都連接到ADSTB，觸發器403的輸出端即為AD[11:0]；AD[11:0]與B[11:0]連接到或非門404的兩個輸入，或非門404的輸出即為信號DA[11:0]，作為DAC的比較數據。