[發明專利]高效能復雜指令譯碼的微處理器

有效

• 申請號: 202010541581.5
• 申請日: 2020-06-15
• 公開（公告）號: CN111679856B
• 公開（公告）日: 2023-09-08
• 發明（設計）人: 管應炳;司徒加旻;黃振華
• 申請（專利權）人: 上海兆芯集成電路股份有限公司
• 主分類號: G06F9/22
• 分類號: G06F9/22
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 徐協成

1.一種微處理器，包括：

指令隊列；以及

指令譯碼器，耦接該指令隊列，其中，該指令譯碼器包括復雜指令譯碼器，且該復雜指令譯碼器包括k個子譯碼器，k大于n，該微處理器的流水線寬度為n；

譯碼控制電路，在該指令隊列的第一個存儲格彈出復雜指令時，判斷該復雜指令的微指令數量；以及

擴位譯碼控制電路，在該微指令數量大于n、且不超過k時，輸出暫停信號至該指令隊列，令該指令隊列暫停彈出指令，直至該復雜指令譯碼器完成該復雜指令的譯碼。

2.如權利要求1所述的微處理器，其中：

上述k個子譯碼器中，每n個子譯碼器為一組，不同組運作的周期不同。

3.如權利要求1所述的微處理器，其中：

該指令譯碼器還包括(n-1)個簡單指令譯碼器；且

該指令隊列的第一至第n個存儲格彈出n條簡單指令時，該復雜指令譯碼器的第一個子譯碼器、以及上述(n-1)個簡單指令譯碼器在同一周期運作。

4.如權利要求3所述的微處理器，還包括：

第一多工器，具有第一至第n個輸入端分別耦接該復雜指令譯碼器的第一至第n個子譯碼器，且具有第(n+1)至第(2n-1)個輸入端耦接上述(n-1)個簡單指令譯碼器，

其中，該第一多工器還具有第一至第n個輸出端。

5.如權利要求4所述的微處理器，其中：

該指令隊列的第一個存儲格彈出復雜指令時，該譯碼控制電路令該第一多工器的上述第一至第n個輸入端所接收的內容由該第一多工器的上述第一至第n個輸出端輸出；且

該指令隊列的第一個存儲格彈出簡單指令時，該譯碼控制電路令該第一多工器的第一個輸入端耦接該第一多工器的第一個輸出端，但不選擇該第一多工器的第二至第n個輸入端所接收的內容由該第一多工器的第二至第n個輸出端輸出。

6.如權利要求4所述的微處理器，還包括：

第二多工器，具有第一至第n個輸入端分別耦接該第一多工器的上述第一至第n個輸出端，且具有第(n+1)至第2n個輸入端分別耦接該復雜指令譯碼器的第(n+1)至第2n個子譯碼器，

其中，該第二多工器還具有第一至第n個輸出端。

7.如權利要求6所述的微處理器，還包括：

暫存器，由該擴位譯碼控制電路填寫，

其中：

該暫存器初始為第一值；

根據存儲該第一值的該暫存器，該第二多工器的上述第一至第n個輸入端所接收的內容由該第二多工器的上述第一至第n個輸出端輸出；

該第一個存儲格彈出復雜指令、且該復雜指令的微指令數量大于n、且不超過k時，該擴位譯碼控制電路令該暫存器在接續第一周期的第二周期為第二值；且

根據存儲該第二值的該暫存器，該第二多工器上述第(n+1)至第2n個輸入端所接收的內容由該第二多工器的上述第一至第n個輸出端輸出。

8.如權利要求1所述的微處理器，還包括：

微碼控制器，具有存儲器，該存儲器存儲微指令數量超過k的復雜指令的微碼，

其中：

該指令譯碼器還包括陷入決定電路；且

該第一個存儲格彈出的復雜指令的微指令數量不超過k時，該陷入決定電路略去操作該微碼控制器進行陷入微碼讀取。

9.如權利要求1所述的微處理器，其中：

k為2n。

10.如權利要求1所述的微處理器，其中：

該微處理器硬件運算位寬為m；且

該指令隊列所隊列為位寬2m的復雜指令。