[發明專利]構建用于集成電路的分層時鐘樹的方法

在審

• 申請號: 202010534261.7
• 申請日: 2020-06-11
• 公開（公告）號: CN112100971A
• 公開（公告）日: 2020-12-18
• 發明（設計）人: 路宏達;斯里達爾·蘇布拉馬尼亞姆;邱國洪
• 申請（專利權）人: 三星電子株式會社
• 主分類號: G06F30/396
• 分類號: G06F30/396
• 代理公司: 北京銘碩知識產權代理有限公司 11286
• 代理人: 方成;張川緒

公開了一種構建用于集成電路的分層時鐘樹的方法。構建用于集成電路的分層時鐘樹的方法可包括：在第一層上構建時鐘分配網絡；將時鐘分配網絡推到第二層；在第二層上的分區中實現分區時鐘樹；以及計算時鐘分配網絡和第二層上的分區時鐘樹的組合時序。實現分區時鐘樹的步驟可包括：在第二層上的分區中構建分區時鐘樹；計算分區時鐘樹的測試時序；基于時鐘分配網絡的時序和分區時鐘樹的測試時序來計算分區時鐘樹的目標時序約束；以及基于目標約束來調整分區時鐘樹中的一個或多個的時序。

本申請要求于2019年6月18日提交的標題為“用于針對鄰接設計(AbuttedDesign)的分層時鐘實現的方法和設備”的第62/863,259號美國臨時專利申請以及于2019年10月28日提交的第16/666,389號美國專利申請的優先權和權益，所述申請通過引用被包含。

技術領域

本公開總體上涉及用于集成電路的時鐘樹，更具體地，涉及分層時鐘樹實現。

背景技術

分層設計在超大規模集成(very large scale integration，VLSI)中被廣泛用于設計高度復雜的集成電路(IC)。分層設計總體上涉及將復雜設計分解成可更容易單獨設計的更小的物理塊，然后將塊組合成更大的總體設計。分層設計中的塊通常以基于通道的設計或鄰接設計(abutted design)來布置。在基于通道的設計中，塊由通道分開，時鐘和其他信號通過所述通道分配到塊。在鄰接或無通道設計中，塊彼此相鄰放置，塊之間沒有空間。

時鐘樹用于在整個集成電路中分配時鐘信號。時鐘樹通過尋求使延時和偏差最小化的處理來設計，所述延時是從根時鐘到使用點的延遲，所述偏差是在集成電路上的不同點處的時鐘轉換的到達時間之間的差。在設計處理期間，時鐘樹的許多參數通常通過多次迭代進行調整以滿足時鐘樹的時序要求和約束。當針對時序要求和約束的目標已經滿足時，該設計被稱為實現了時序收斂(timing closure)。VLSI設計在工業標準電子設計自動化(EDA)工具上執行，該工業標準EDA工具通常具有用于由設計者執行的許多常規任務的自動化工作流。然而，工業標準EDA工具不具有用于高效分層時鐘實現(特別是用于鄰接設計)的方法或工作流。

發明內容

本公開的目的是提供節省設計時間和/或資源并且減少功耗和/或設計面積的分層時鐘實現。

一種構建用于集成電路的分層時鐘樹的方法可包括：在第一層上構建時鐘分配網絡；將時鐘分配網絡推到第二層；在第二層上的分區中實現分區時鐘樹；以及計算時鐘分配網絡和第二層上的分區時鐘樹的組合時序。實現分區時鐘樹的步驟可包括：在第二層上的分區中構建分區時鐘樹；計算分區時鐘樹的測試時序；基于時鐘分配網絡的時序和分區時鐘樹的測試時序來計算分區時鐘樹的目標時序約束；以及基于目標約束來調整分區時鐘樹中的一個或多個的時序。計算時鐘分配網絡和第二層上的分區時鐘樹的組合時序的步驟可包括合并分區時鐘樹。所述方法還可包括：調整第二層上的分區時鐘樹中的一個或多個的時序。第二層上的分區時鐘樹中的一個或多個的時序可通過工程變更命令(ECO)來調整。分區時鐘樹中的一個或多個的時序可通過調整第二層上的分區時鐘樹中的一個或多個的一個或多個目標約束來調整。所述方法還可包括：確定通過調整分區時鐘樹中的一個或多個的時序和/或調整時鐘樹分配網絡而不滿足時序目標。所述方法還可包括：并行地平衡時鐘分配網絡和平衡所述一個或多個分區時鐘樹。所述方法還可包括：將時鐘分配網絡推到第三層；以及在第三層上的分區中實現分區時鐘樹。時鐘分配網絡可被推到第二層上的分區中的一個或多個中。第二層可包括塊層。第二層可比第一層低。