[發明專利]半導體結構及其制備方法

有效

• 申請號: 202010531192.4
• 申請日: 2020-06-11
• 公開（公告）號: CN111769120B
• 公開（公告）日: 2021-06-01
• 發明（設計）人: 張坤;王迪;周文犀;夏志良
• 申請（專利權）人: 長江存儲科技有限責任公司
• 主分類號: H01L27/1157
• 分類號: H01L27/1157;H01L27/11582
• 代理公司: 北京漢之知識產權代理事務所(普通合伙) 11479
• 代理人: 高園園

本發明提供一種半導體結構及其制備方法，包括提供一半導體襯底；于所述半導體襯底上形成堆疊結構，所述堆疊結構包括若干疊層對，每個疊層對包括第一疊層單元與第二疊層單元；于所述堆疊結構中形成階梯結構，其中，所述階梯結構包括多級臺階，每級臺階包括至少一個疊層對，每級所述臺階的頂面顯露出對應的所述疊層對的所述第二疊層單元的表面；于被所述臺階顯露出的所述第二疊層單元的表面上形成蝕刻緩沖層；于各所述蝕刻緩沖層上同時形成接觸孔，所述接觸孔顯露所述蝕刻緩沖層。利用本發明，通過在臺階表面設置蝕刻緩沖層，可以在一個蝕刻工藝過程中同時完成所有接觸孔的蝕刻，不僅簡化了工藝步驟，降低了接觸孔的蝕刻難度，并且節約了成本。

技術領域

本發明屬于半導體設計及制造領域，特別是涉及半導體結構及其制備方法。

背景技術

一般來說，三維存儲器包括由柵極層和層間介質層交替堆疊形成的柵極疊層結構，連接柱(Contact，簡稱CT)在柵極疊層結構的階梯區域與柵極電連接。但是，在三維存儲器的實際制造過程中，為了實現連接柱與堆疊結構中柵極層之間良好的電連接，首先需要在覆蓋所述柵極疊層結構的介質層中蝕刻形成接觸孔直至接觸孔露出所述階梯區域的柵極層表面，然后再在所述接觸孔中填充用于形成連接柱的金屬材料。

由于不同柵極層到三維存儲器頂面的距離不同，在階梯區域中需要通過多個掩模蝕刻工藝中形成深度逐漸增加的接觸孔，以分別暴露出對應的柵極層，并通過隨后在接觸孔中形成的連接柱將對應的柵極層引出，這不僅工藝過程復雜，而且成本高昂。

另外，隨著3D NAND集成程度越來越高，3D NAND存儲器已經從32層發展到64層，甚至更高的層數層數的增加，接觸孔的深度越來越深，對于接觸孔的蝕刻工藝要求越來越苛刻，在蝕刻形成接觸孔的過程中，極易造成柵極層擊穿(Punch)，使得接觸孔穿過相鄰兩層柵極層之間的層間介質層，在這種情況下，于所述接觸孔中填充用于形成連接柱的金屬材料后，會導致不同柵極層之間的短接，也即會導致不同層的字線橋接(Word Line Bridge)，從而使得對存儲單元的控制錯誤，引發存儲失效。

發明內容

鑒于以上所述現有技術的缺點，本發明的目的在于提供一種半導體結構及其制備方法，用于解決現有3D NAND的制備工藝中，接觸孔蝕刻工藝復雜、成本高昂以及極易造成柵極層擊穿的技術問題。

為實現上述目的及其他相關目的，本發明提供一種半導體結構制備方法，所述半導體結構制備方法包括：

提供一半導體襯底；

于所述半導體襯底上形成堆疊結構，所述堆疊結構具有階梯區域，所述堆疊結構包括若干疊層對，每個疊層對包括第一疊層單元與第二疊層單元；

于所述堆疊結構的階梯區域中形成多級臺階，每級所述臺階包括至少一個疊層對，每級所述臺階的頂面顯露出對應的所述疊層對的所述第二疊層單元的表面；

于被所述臺階顯露出的所述第二疊層單元的表面上形成蝕刻緩沖層；

于各所述蝕刻緩沖層上同時形成接觸孔，所述接觸孔顯露所述蝕刻緩沖層。

在一可選實施例中，所述半導體結構制備方法還包括，于所述接觸孔中填充導電材料以形成連接柱，所述連接柱與對應的所述蝕刻緩沖層接觸。

在一可選實施例中，所述于所述接觸孔中填充導電材料以形成連接柱的步驟之后還包括，于所述連接柱的頂部形成栓塞的步驟。

在一可選實施例中，所述連接柱的材料包括包氮化鈦及鎢復合層。

在一可選實施例中，所述于被所述臺階顯露出的所述第二疊層單元的表面形成蝕刻緩沖層的步驟包括：

于所述臺階的側壁形成側壁間隔層；

于被形成有所述側壁間隔層的所述臺階的頂面顯露出的所述第二疊層單元的表面形成所述蝕刻緩沖層。