[發(fā)明專利]一種總線連接調(diào)整的異構(gòu)多核處理器

有效

• 申請(qǐng)?zhí)枺?/td>: 202010530068.6
• 申請(qǐng)日: 2020-06-11
• 公開(kāi)（公告）號(hào): CN111427826B
• 公開(kāi)（公告）日: 2020-11-03
• 發(fā)明（設(shè)計(jì)）人: 王淵龍;譚年熊;陳文彬;甄巖;李錚;張彤;黃蘇芳;林玲;鄭利斌;李新軍
• 申請(qǐng)（專利權(quán)）人: 杭州萬(wàn)高科技股份有限公司;北京智芯微電子科技有限公司
• 主分類號(hào): G06F13/40
• 分類號(hào): G06F13/40;G06F11/263;G06F21/31;G06F21/71
• 代理公司: 北京集佳知識(shí)產(chǎn)權(quán)代理有限公司 11227
• 代理人: 孫曉紅

本申請(qǐng)公開(kāi)了一種總線連接調(diào)整的異構(gòu)多核處理器，包括架構(gòu)總線、與架構(gòu)總線相連的總線設(shè)備及第一通信總線、與第一通信總線相連的應(yīng)用CPU核，其中：應(yīng)用CPU核上設(shè)置有用于與調(diào)試器相連的調(diào)試端口，第一通信總線用于與外掛設(shè)備相連，第一通信總線用于供總線設(shè)備中的主設(shè)備及應(yīng)用CPU核對(duì)外掛設(shè)備進(jìn)行存取。本申請(qǐng)公開(kāi)的上述技術(shù)方案，由于應(yīng)用CPU核及外掛設(shè)備均不連接在架構(gòu)總線上，因此，當(dāng)將調(diào)試器通過(guò)調(diào)試端口連接到應(yīng)用CPU上對(duì)外掛設(shè)備進(jìn)行操作期間，即使惡意攻擊者通過(guò)調(diào)試端口進(jìn)行攻擊，也只會(huì)沿著應(yīng)用CPU核、第一通信總線對(duì)外掛設(shè)備進(jìn)行攻擊，而并不會(huì)對(duì)與架構(gòu)總線相連的總線設(shè)備造成影響，從而可以保證總線設(shè)備的安全性。

技術(shù)領(lǐng)域

本申請(qǐng)涉及多核處理器技術(shù)領(lǐng)域，更具體地說(shuō)，涉及一種總線連接調(diào)整的異構(gòu)多核處理器。

背景技術(shù)

異構(gòu)多核處理器給高性能計(jì)算提供了巨大的潛力，其是在一個(gè)芯片內(nèi)集成了多個(gè)不同結(jié)構(gòu)或功能的處理器核，一般包含通用主處理和加速器。異構(gòu)多核處理器可以使用不同類型的處理器核來(lái)完成不同類型的任務(wù)，如任務(wù)并行度高，則使用眾多精簡(jiǎn)的加速器提速，否則用強(qiáng)大的通用主處理器運(yùn)行，這比用相同的處理器核執(zhí)行所有任務(wù)更有效率，更利于提高處理器的性能。

目前，在異構(gòu)多核處理器中，運(yùn)算CPU核（其運(yùn)算能力比較高，可以對(duì)異構(gòu)多核處理器中的任何設(shè)備進(jìn)行存取）和應(yīng)用CPU核（其運(yùn)算能力比較低，主要用于對(duì)外掛設(shè)備進(jìn)行存取）均直接掛在連接有多個(gè)總線設(shè)備的總線上。對(duì)于上述結(jié)構(gòu)，在通過(guò)應(yīng)用CPU核的調(diào)試端口對(duì)異構(gòu)多核處理器中的外掛設(shè)備進(jìn)行存取、升級(jí)、重新配置或調(diào)試期間，由于應(yīng)用CPU核還通過(guò)總線與總線設(shè)備相連，因此，惡意攻擊者可能會(huì)通過(guò)應(yīng)用CPU核的調(diào)試端口將未經(jīng)授權(quán)的軟件、代碼等植入到總線設(shè)備中，而這則會(huì)降低總線設(shè)備的安全性。

綜上所述，如何提高總線設(shè)備的安全性，是目前本領(lǐng)域技術(shù)人員亟待解決的技術(shù)問(wèn)題。

發(fā)明內(nèi)容

有鑒于此，本申請(qǐng)的目的是提供一種總線連接調(diào)整的異構(gòu)多核處理器，用于提高總線設(shè)備的安全性。

為了實(shí)現(xiàn)上述目的，本申請(qǐng)?zhí)峁┤缦录夹g(shù)方案：

一種總線連接調(diào)整的異構(gòu)多核處理器，包括架構(gòu)總線、與所述架構(gòu)總線相連的總線設(shè)備及第一通信總線、與所述第一通信總線相連的應(yīng)用CPU核，其中：

所述應(yīng)用CPU核上設(shè)置有用于與調(diào)試器相連的調(diào)試端口，所述第一通信總線用于與外掛設(shè)備相連，且所述第一通信總線用于供所述總線設(shè)備中的主設(shè)備及所述應(yīng)用CPU核對(duì)所述外掛設(shè)備進(jìn)行存取。

優(yōu)選的，所述應(yīng)用CPU核中預(yù)先設(shè)置有調(diào)試加密信息，并用于在所述調(diào)試器接入所述調(diào)試端口時(shí)進(jìn)行調(diào)試加密信息輸入的提示。

優(yōu)選的，所述應(yīng)用CPU核中預(yù)先設(shè)置有調(diào)試用戶名、與所述調(diào)試用戶名對(duì)應(yīng)的調(diào)試登陸密碼。

優(yōu)選的，所述調(diào)試端口在調(diào)試完成之后處于關(guān)閉狀態(tài)。

優(yōu)選的，還包括與所述第一通信總線相連的第二通信總線及第三通信總線，其中：

所述第二通信總線及所述第三通信總線均用于與所述外掛設(shè)備相連。

優(yōu)選的，所述第一通信總線為AHB總線，所述第二通信總線及所述第三通信總線均為APB總線。

優(yōu)選的，所述架構(gòu)總線為AXI總線。

優(yōu)選的，所述應(yīng)用CPU核為Cortex-M33。

本申請(qǐng)?zhí)峁┝艘环N總線連接調(diào)整的異構(gòu)多核處理器，包括架構(gòu)總線、與架構(gòu)總線相連的總線設(shè)備及第一通信總線、與第一通信總線相連的應(yīng)用CPU核，其中：應(yīng)用CPU核上設(shè)置有用于與調(diào)試器相連的調(diào)試端口，第一通信總線用于與外掛設(shè)備相連，且第一通信總線用于供總線設(shè)備中的主設(shè)備及應(yīng)用CPU核對(duì)外掛設(shè)備進(jìn)行存取。