[發明專利]一種總線資源配置調整的異構多核處理器

有效

• 申請號: 202010529079.2
• 申請日: 2020-06-11
• 公開（公告）號: CN111427836B
• 公開（公告）日: 2020-11-13
• 發明（設計）人: 譚年熊;王淵龍;陳文彬;李德建;甄巖;楊立新;黃蘇芳;林玲;鄭利斌;周穎
• 申請（專利權）人: 杭州萬高科技股份有限公司;北京智芯微電子科技有限公司
• 主分類號: G06F15/173
• 分類號: G06F15/173;G06F9/50
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 孫曉紅

1.一種總線資源配置調整的異構多核處理器，其特征在于，包括第一CPU、總線設備、與所述第一CPU相連的配置總線、與所述配置總線及所述總線設備相連的架構總線、用于與DDR存儲器相連的DDR存儲器控制器、與所述DDR存儲器控制器的第一通道及所述配置總線相連的第一安全控管用組件、與所述DDR存儲器控制器的第二通道、第三通道及所述架構總線相連的第二安全控管用組件，其中：

所述第一CPU存取所述DDR存儲器的存取路徑包括所述配置總線、所述第一安全控管用組件、所述DDR存儲器控制器的第一通道；

所述總線設備通過所述架構總線、與所述架構總線相連的所述第二安全控管用組件、所述DDR存儲器控制器的第二通道和第三通道進行DDR存儲器的存取；

還包括與所述DDR存儲器控制器的第四通道及所述異構多核處理器中的LCD控制器相連的第三安全控管用組件；

所述多核異構處理器中的第二CPU位于第一通信總線的預設范圍內且與所述第一通信總線相連，用于通過所述第一通信總線與外設設備相連；其中，所述第一通信總線與所述架構總線相連；其中，將對等時性要求高的任務包含在所述第二CPU中。

2.根據權利要求1所述的總線資源配置調整的異構多核處理器，其特征在于，所述配置總線及所述架構總線為相同類型的總線。

3.根據權利要求2所述的總線資源配置調整的異構多核處理器，其特征在于，所述配置總線及所述架構總線均為AXI總線。

4.根據權利要求2所述的總線資源配置調整的異構多核處理器，其特征在于，所述配置總線及所述架構總線均為AHB 總線。

5.根據權利要求1所述的總線資源配置調整的異構多核處理器，其特征在于，所述第一通信總線為AHB總線。

6.根據權利要求1所述的總線資源配置調整的異構多核處理器，其特征在于，所述第一CPU為Cortex-A7，所述第二CPU為Cortex-M33。