[發明專利]半導體器件的時鐘生成電路

在審

• 申請號: 202010528223.0
• 申請日: 2020-06-11
• 公開（公告）號: CN112994666A
• 公開（公告）日: 2021-06-18
• 發明（設計）人: 金光淳
• 申請（專利權）人: 愛思開海力士有限公司
• 主分類號: H03K5/156
• 分類號: H03K5/156
• 代理公司: 北京弘權知識產權代理有限公司 11363
• 代理人: 許偉群;阮愛青

1.一種時鐘生成電路，包括：

初步時鐘生成電路，其適用于生成具有目標周期的一半的第一初步時鐘信號，并且通過將所述第一初步時鐘信號反相來生成第二初步時鐘信號；

時鐘加倍器電路，其適用于通過分別將所述第一初步時鐘信號的周期和所述第二初步時鐘信號的周期加倍來生成第一中間時鐘信號和第二中間時鐘信號；以及

邊沿觸發器電路，其適用于根據所述第一初步時鐘信號和所述第二初步時鐘信號來觸發所述第一中間時鐘信號和所述第二中間時鐘信號，以分別輸出具有所述目標周期的第一輸出時鐘信號和第二輸出時鐘信號。

2.根據權利要求1所述的時鐘生成電路，其中，所述初步時鐘生成電路包括：

環形振蕩器，其包括奇數個串聯耦接的延遲元件，并且具有環形結構，在所述環形結構中位于最后一級的延遲元件的輸出被反饋至位于第一級的延遲元件的輸入。

3.根據權利要求1所述的時鐘生成電路，其中，所述時鐘加倍器電路包括：

第一觸發器，其適用于經由取反時鐘端子接收所述第一初步時鐘信號，經由時鐘端子接收所述第二初步時鐘信號，經由取反輸入端子接收所述第一中間時鐘信號，并且經由輸入端子接收所述第二中間時鐘信號；以及

第二觸發器，其適用于經由時鐘端子接收所述第一初步時鐘信號，經由取反時鐘端子接收第二初步時鐘信號，經由輸入端子接收來自所述第一觸發器的輸出端子的信號，并且經由取反輸入端子接收來自所述第一觸發器的取反輸出端子的信號，以及經由輸出端子輸出所述第一中間時鐘信號，并且經由取反輸出端子輸出所述第二中間時鐘信號。

4.根據權利要求1所述的時鐘生成電路，其中，所述邊沿觸發器電路包括：

第一輸出電路，其適用于在所述第一初步時鐘信號的第一邊沿處觸發所述第一中間時鐘信號以輸出所述第一輸出時鐘信號，并且在所述第二初步時鐘信號的第一邊沿處保持所述第一輸出時鐘信號的電平；以及

第二輸出電路，其適用于在所述第一初步時鐘信號的第一邊沿處觸發所述第二中間時鐘信號以輸出所述第二輸出時鐘信號，并且在所述第二初步時鐘信號的第一邊沿處保持所述第二輸出時鐘的電平。

5.根據權利要求4所述的時鐘生成電路，其中，所述第一輸出電路包括：

第一主鎖存器電路，其適用于在所述第一初步時鐘信號具有第一邏輯電平并且所述第二初步時鐘信號具有第二邏輯電平的第一條件下，接收所述第一中間時鐘信號以輸出第一主輸出信號，其中所述第二邏輯電平對應于所述第一邏輯電平的反相，以及在所述第一初步時鐘信號具有所述第二邏輯電平并且所述第二初步時鐘信號具有所述第一邏輯電平的第二條件下鎖存所述第一主輸出信號；以及

第一從鎖存器電路，其適用于在所述第二條件下接收所述第一主輸出信號以輸出所述第一輸出時鐘信號，并且在所述第一條件下鎖存所述第一輸出時鐘信號。

6.根據權利要求5所述的時鐘生成電路，其中，所述第一主鎖存器電路包括：

第一三態反相器，其適用于在所述第一條件下通過將所述第一中間時鐘信號反相來輸出第一主輸入信號；

第一反相器，其耦接至所述第一三態反相器的輸出端子，并且適用于將所述第一主輸入信號反相以輸出所述第一主輸出信號；以及

第二三態反相器，其耦接在所述第一反相器的輸出端子與所述第一三態反相器的輸出端子之間，并且適用于在所述第二條件下通過將所述第一主輸出信號反相來輸出所述第一主輸入信號。

7.根據權利要求5所述的時鐘生成電路，其中，所述第一從鎖存器電路包括：

第三三態反相器，其耦接至所述第一主鎖存器電路的輸出端子，并且適用于在所述第二條件下通過將所述第一主輸出信號反相來輸出第一從輸入信號；

第二反相器，其耦接至所述第三三態反相器的輸出端子，并且適用于將所述第一從輸入信號反相以輸出所述第一輸出時鐘信號；以及

第四三態反相器，其耦接在所述第二反相器的輸出端子與所述第三三態反相器的輸出端子之間，并且適用于在所述第一條件下通過將所述第一輸出時鐘信號反相來輸出所述第一從輸入信號。