[發明專利]一種半導體器件及其制造方法

在審

• 申請號: 202010526925.5
• 申請日: 2020-06-11
• 公開（公告）號: CN111799273A
• 公開（公告）日: 2020-10-20
• 發明（設計）人: 張中;吳林春;韓玉輝
• 申請（專利權）人: 長江存儲科技有限責任公司
• 主分類號: H01L27/1157
• 分類號: H01L27/1157;H01L27/11582
• 代理公司: 深圳紫藤知識產權代理有限公司 44570
• 代理人: 李新干

本發明公開了一種半導體器件及其制造方法，先形成第一堆棧和第一階梯結構，然后在階梯區形成貫穿第一堆棧的第一虛擬溝道孔，接著形成第二堆棧和第二階梯結構，再在階梯區形成貫穿第二堆棧的第二虛擬溝道孔，最后在第一虛擬溝道孔和第二虛擬溝道孔中填充第一絕緣層。通過兩次刻蝕形成階梯結構，這樣虛擬溝道孔也可以分兩次刻蝕形成，因而一次只需要刻蝕一半的堆棧層，降低虛擬溝道孔的刻蝕難度，極大改善了底部虛擬溝道孔的尺寸，有利于底部結構的支撐。

技術領域

本發明總體上涉及電子器件，并且更具體的，涉及一種半導體器件及其制造方法。

背景技術

半導體器件的存儲密度的提高與半導體制造工藝的進步密切相關，隨著半導體制造工藝的特征尺寸越來越小，半導體器件的存儲密度越來越高。為了進一步提高存儲密度，已經開發出三維結構的半導體器件，比如3D存儲器件。為了實現更高的存儲密度，3D NAND閃存中堆疊的層數也隨之顯著增加，譬如，由32層發展到64層，再到96層甚至128層等等。

然而隨著三維的半導體器件中堆疊的層數的增加，其制程難度隨之增大，比如臺階很難一步刻蝕形成，溝道孔和虛擬溝道孔也很難一次刻蝕形成，因為在刻蝕溝道孔時其下方尺寸會逐漸變小，而虛擬溝道孔主要起支撐堆棧的作用，若底部尺寸太小會導致底部支撐不足的問題。

發明內容

本發明的目的在于提供一種半導體器件及其制造方法，旨在解決虛擬溝道孔一次刻蝕時由于底部和頂部的尺寸差異較大，導致在去除柵極犧牲層形成柵極層的過程中底部出現支撐不足的問題。

一方面，本發明提供一種半導體器件的制備方法，包括：

提供襯底，所述襯底包括核心區和階梯區；

在所述襯底上形成第一堆棧，所述第一堆棧由多個層間絕緣層和多個柵極犧牲層交替層疊而成；

刻蝕位于所述階梯區的所述第一堆棧形成第一階梯結構，并形成至少覆蓋所述第一階梯結構的第一介質層；

對位于所述階梯區的所述第一堆棧，于垂直所述襯底的第一縱向形成貫穿所述第一堆棧的多個第一虛擬溝道孔，并在每個所述第一虛擬溝道孔中填充第一犧牲層；

在所述第一堆棧上形成第二堆棧，所述第二堆棧由多個所述層間絕緣層和多個所述柵極犧牲層交替層疊而成；

刻蝕位于所述階梯區的所述第二堆棧形成第二階梯結構，所述第二階梯結構與所述第一階梯結構組成連續的階梯狀，并形成至少覆蓋所述第二階梯結構的第二介質層；

對位于所述階梯區的所述第二堆棧，于所述第一縱向形成貫穿所述第二堆棧的多個第二虛擬溝道孔，所述第二虛擬溝道孔與所述第一虛擬溝道孔各個位置相對應；

去除所述第一虛擬溝道孔內的所述第一犧牲層，并在所述第一虛擬溝道孔與所述第二虛擬溝道孔內填充第一絕緣層。

進一步優選的，所述第一絕緣層包括氮化物、氧化物、氮化物和氧化物的復合材料、以及摻雜碳的絕緣材料其中之一。

進一步優選的，在所述第一堆棧上形成第二堆棧的步驟之前，還包括：

對位于所述核心區的所述第一堆棧，形成在所述第一縱向貫穿所述第一堆棧的多個第一溝道孔，并在每個所述第一溝道孔中填充所述第一犧牲層。

進一步優選的，在刻蝕位于所述階梯區的所述第二堆棧形成第二階梯結構的步驟之前，還包括：

對位于所述核心區的所述第二堆棧，于所述第一縱向形成貫穿所述第二堆棧、且與所述第一溝道孔對應的多個第二溝道孔，所述第一溝道孔和第二溝道孔連通形成所述半導體器件的存儲溝道孔；

去除所述第一溝道孔內的所述第一犧牲層，并在所述存儲溝道孔中形成存儲功能層、溝道層、以及填充第二絕緣層。

進一步優選的，還包括：