[發明專利]具有增大的擊穿電壓的高電壓半導體器件及其制造方法

有效

• 申請號: 202010515871.2
• 申請日: 2019-02-28
• 公開（公告）號: CN111627985B
• 公開（公告）日: 2021-03-30
• 發明（設計）人: 孫超
• 申請（專利權）人: 長江存儲科技有限責任公司
• 主分類號: H01L29/06
• 分類號: H01L29/06;H01L29/78;H01L21/336
• 代理公司: 北京永新同創知識產權代理有限公司 11376
• 代理人: 楊錫勱;劉柳

公開了高電壓半導體器件及其制造方法。高電壓半導體器件包括半導體襯底、半導體襯底上的柵極結構、至少一個第一隔離結構、以及至少一個第一漂移區。第一隔離結構和第一漂移區設置在柵極結構的一側的半導體襯底中。第一隔離結構垂直穿透第一漂移區。

本申請是申請日為2019年2月28日、申請號為201980000407.5、發明名稱為“具有增大的擊穿電壓的高電壓半導體器件及其制造方法”的發明專利的分案申請。

發明領域

本發明涉及半導體器件及其制造方法，更具體地，涉及具有增大的擊穿電壓的高電壓半導體器件及其制造方法。

背景技術

在通常的金屬氧化物半導體(MOS)晶體管中，因為漏極區域與柵電極重疊，因此由于柵極引發漏極泄漏(GIDL)的影響而導致在漏極區域和柵電極的重疊區域處容易發生電擊穿。特別是在閃存的外圍電路的應用中，例如在3D NAND閃存中，需要用于三級單元(TLC)或四級單元(QLC)的越來越高的擦除電壓，因此用于控制TLC或QLC的MOS晶體管需要較高的擊穿電壓。

為了增加MOS晶體管的擊穿電壓，開發了平面高電壓MOS晶體管以具有延長的漏極以呈現高擊穿電壓，例如漏極延長MOS(DEMOS)。開發另一種方法以在漏極中進一步具有隔離結構，以便增加漏極處的擊穿電壓，例如橫向擴散MOS(LDMOS)。然而，這些方法擴大了MOS晶體管的頂視區域，這限制了具有MOS晶體管的器件尺寸的減小。另一種方法是制造具有階梯形狀的柵極氧化層，以增加柵電極和漏極區域之間的柵極氧化層的厚度，但是該方法需要額外的掩模和額外的工藝，從而增加了制造成本。因此，總是存在在不增大面積且較少增加成本的情況下增加MOS晶體管的擊穿電壓的需求。

發明內容

在本發明中描述了高電壓半導體器件及其制造方法的實施例。

在一些實施例中，公開了一種高電壓半導體器件。高電壓半導體器件包括半導體襯底、柵極結構、至少一個第一隔離結構和至少一個第一漂移區。半導體襯底具有有源區，并且半導體襯底具有第一導電類型。柵極結構設置在半導體襯底的有源區上。至少一個第一隔離結構設置在柵極結構的一側的半導體襯底的有源區中。至少一個第一漂移區設置在柵極結構的該側的半導體襯底的有源區中，并且至少一個第一漂移區具有與第一導電類型互補的第二導電類型，其中至少一個第一隔離結構垂直穿透至少一個第一漂移區。

在一些實施例中，高電壓半導體器件還包括設置在至少一個第一漂移區中的至少一個第一摻雜區，并且至少一個第一隔離結構設置在至少一個第一摻雜區和柵極結構之間，其中至少一個第一摻雜區具有第二導電類型。

在一些實施例中，至少一個第一漂移區的摻雜濃度小于至少一個第一摻雜區的摻雜濃度。

在一些實施例中，至少一個第一摻雜區沿柵極結構的延伸方向設置在至少一個第一隔離結構的兩個相對邊緣之間。

在一些實施例中，至少一個第一漂移區在頂視圖中圍繞至少一個第一隔離結構。

在一些實施例中，高電壓半導體器件還包括設置在半導體襯底中的第二隔離結構，其中第二隔離結構具有用于限定有源區的開口。

在一些實施例中，至少一個第一隔離結構與第二隔離結構分離。

在一些實施例中，第二隔離結構的底部比至少一個第一漂移區的底部深。

在一些實施例中，高電壓半導體器件還包括至少一個第二摻雜區，其設置在柵極結構的另一側的半導體襯底的有源區中，并且第二摻雜區具有第二導電類型。

在一些實施例中，高電壓半導體器件還包括至少一個第二漂移區，其設置在柵極結構的另一側的半導體襯底的有源區中，并且至少一個第二摻雜區設置在至少一個第二漂移區中，其中至少一個第二漂移區具有第二導電類型，并且至少一個第二漂移區的摻雜濃度小于至少一個第二摻雜區的摻雜濃度。