[發(fā)明專利]存算一體電路

有效

• 申請(qǐng)?zhí)枺?/td>: 202010512166.7
• 申請(qǐng)日: 2020-06-08
• 公開（公告）號(hào): CN111652363B
• 公開（公告）日: 2023-09-19
• 發(fā)明（設(shè)計(jì)）人: 張鋒;宋仁俊
• 申請(qǐng)（專利權(quán)）人: 中國科學(xué)院微電子研究所
• 主分類號(hào): G11C13/00
• 分類號(hào): G11C13/00;G06N3/063
• 代理公司: 北京華沛德權(quán)律師事務(wù)所 11302
• 代理人: 房德權(quán)

本發(fā)明公開了一種存算一體電路，包括阻變存儲(chǔ)器陣列以及外圍電路；所述阻變存儲(chǔ)器陣列包括多個(gè)呈陣列排布的存儲(chǔ)單元，每個(gè)存儲(chǔ)單元用于存儲(chǔ)L個(gè)比特位的數(shù)據(jù)，L為不小于2的整數(shù)；所述外圍電路用于在存儲(chǔ)模式下將一個(gè)以上卷積核寫入所述阻變存儲(chǔ)器陣列，在計(jì)算模式下將像素矩陣中對(duì)應(yīng)的元素輸入所述阻變存儲(chǔ)器陣列，并讀取每列存儲(chǔ)單元的電流，其中，每列存儲(chǔ)單元對(duì)應(yīng)存儲(chǔ)一個(gè)卷積核，所述卷積核的一個(gè)元素對(duì)應(yīng)存儲(chǔ)在一個(gè)存儲(chǔ)單元中，所述像素矩陣的一個(gè)元素對(duì)應(yīng)輸入一行存儲(chǔ)單元連接的字線。本發(fā)明提供的存算一體電路，實(shí)現(xiàn)了神經(jīng)網(wǎng)絡(luò)中的卷積操作，并且能夠提高神經(jīng)網(wǎng)絡(luò)的識(shí)別精度。

技術(shù)領(lǐng)域

本發(fā)明涉及集成電路技術(shù)領(lǐng)域，具體涉及一種存算一體電路。

背景技術(shù)

人工神經(jīng)網(wǎng)絡(luò)極大地推動(dòng)了物聯(lián)網(wǎng)應(yīng)用程序和邊緣計(jì)算的發(fā)展，但是，人工神經(jīng)網(wǎng)絡(luò)對(duì)計(jì)算和內(nèi)存資源的高要求與邊緣設(shè)備上有限的資源相矛盾，這種矛盾給邊緣設(shè)備帶來了各種挑戰(zhàn)。存儲(chǔ)器和計(jì)算單元之間的大量數(shù)據(jù)移動(dòng)需要耗費(fèi)功率和時(shí)間，這對(duì)基于馮諾依曼架構(gòu)的硬件提出了更高要求。

存內(nèi)計(jì)算方法由于具有出色的內(nèi)存并行計(jì)算能力，而被提出來克服馮諾依曼架構(gòu)的瓶頸，阻變存儲(chǔ)器器件被認(rèn)為是存內(nèi)計(jì)算結(jié)構(gòu)的合適候選者。阻變存儲(chǔ)器陣列一般都以交叉陣列的形態(tài)出現(xiàn)，其中，矩陣權(quán)重被表示為電導(dǎo)。交叉陣列非常自然地實(shí)現(xiàn)了向量和矩陣乘法，這對(duì)于各種基于人工智能的應(yīng)用具有重要的意義：不僅可以永久存儲(chǔ)權(quán)重以減少數(shù)據(jù)移動(dòng)，還可以有效地降低矩陣向量乘法的時(shí)間復(fù)雜度。

現(xiàn)有許多開拓性的工作，都證明了基于阻變存儲(chǔ)器陣列的存內(nèi)計(jì)算具有巨大的應(yīng)用潛力。但是，在現(xiàn)有的基于阻變存儲(chǔ)器陣列的神經(jīng)網(wǎng)絡(luò)硬件方案中，主要是在阻變存儲(chǔ)器陣列上部署二值神經(jīng)網(wǎng)絡(luò)，這導(dǎo)致了神經(jīng)網(wǎng)絡(luò)的識(shí)別精度較低。同時(shí)，現(xiàn)有的基于阻變存儲(chǔ)器陣列實(shí)現(xiàn)的操作普遍僅限于神經(jīng)網(wǎng)絡(luò)中的全連接層，這使得阻變存儲(chǔ)器陣列的優(yōu)勢不能被充分發(fā)揮。

發(fā)明內(nèi)容

本發(fā)明所要解決的是現(xiàn)有的基于阻變存儲(chǔ)器陣列實(shí)現(xiàn)神經(jīng)網(wǎng)絡(luò)識(shí)別精度低、僅限于全連接層操作的問題。

本發(fā)明通過下述技術(shù)方案實(shí)現(xiàn)：

一種存算一體電路，包括阻變存儲(chǔ)器陣列以及外圍電路；

所述阻變存儲(chǔ)器陣列包括多個(gè)呈陣列排布的存儲(chǔ)單元，每個(gè)存儲(chǔ)單元用于存儲(chǔ)L個(gè)比特位的數(shù)據(jù)，L為不小于2的整數(shù)；

所述外圍電路用于在存儲(chǔ)模式下將一個(gè)以上卷積核寫入所述阻變存儲(chǔ)器陣列，在計(jì)算模式下將像素矩陣中對(duì)應(yīng)的元素輸入所述阻變存儲(chǔ)器陣列，并讀取每列存儲(chǔ)單元的電流，其中，每列存儲(chǔ)單元對(duì)應(yīng)存儲(chǔ)一個(gè)卷積核，所述卷積核的一個(gè)元素對(duì)應(yīng)存儲(chǔ)在一個(gè)存儲(chǔ)單元中，所述像素矩陣的一個(gè)元素對(duì)應(yīng)輸入一行存儲(chǔ)單元連接的字線。

可選的，每個(gè)存儲(chǔ)單元用于存儲(chǔ)兩個(gè)比特位的數(shù)據(jù)，所述阻變存儲(chǔ)器陣列包括M條字線、N條第一位線、N條第二位線、N條第一源線、N條第二源線以及M行、N列存儲(chǔ)單元，其中，M和N為正整數(shù)；

所述存儲(chǔ)單元包括第一單元和第二單元，所述第一單元包括第一開關(guān)和第一憶阻器，所述第二單元包括第二開關(guān)和第二憶阻器；

所述第一開關(guān)的控制端作為所述存儲(chǔ)單元的第一端，所述第一開關(guān)的一端作為所述存儲(chǔ)單元的第二端，所述第一開關(guān)的另一端連接所述第一憶阻器的一端，所述第一憶阻器的另一端作為所述存儲(chǔ)單元的第三端，所述第二開關(guān)的控制端作為所述存儲(chǔ)單元的第四端，所述第二開關(guān)的一端作為所述存儲(chǔ)單元的第五端，所述第二開關(guān)的另一端連接所述第二憶阻器的一端，所述第二憶阻器的另一端作為所述存儲(chǔ)單元的第六端；

位于同一行的每個(gè)存儲(chǔ)單元的第一端和第四端連接同一條字線，位于同一列的每個(gè)存儲(chǔ)單元的第二端連接同一條第一源線，位于同一列的每個(gè)存儲(chǔ)單元的第三端連接同一條第一位線，位于同一列的每個(gè)存儲(chǔ)單元的第五端連接同一條第二源線，位于同一列的每個(gè)存儲(chǔ)單元的第六端連接同一條第二位線。

可選的，所述外圍電路包括字線模塊、位線模塊以及源線模塊；