[發明專利]基于CMOS的神經元激活函數電路及神經元電路

有效

• 申請號: 202010501402.5
• 申請日: 2020-06-04
• 公開（公告）號: CN111652362B
• 公開（公告）日: 2023-06-06
• 發明（設計）人: 吳晨健;邢世威
• 申請（專利權）人: 蘇州大學
• 主分類號: G06N3/065
• 分類號: G06N3/065;G06N3/048
• 代理公司: 蘇州市中南偉業知識產權代理事務所(普通合伙) 32257
• 代理人: 殷海霞

1.一種基于CMOS的神經元激活函數電路，其特征在于：包括，

輸入端；

輸出端；

輸入單元，連接所述輸入端；

第一函數單元，連接所述輸入單元和所述輸出端，其被配置為當所述輸入端為正信號時，將所述輸入端的電流1:1傳遞至所述輸出端；

第二函數單元，連接所述輸入單元和所述輸出端，其被配置為當所述輸入端為負信號時，將所述輸入端的電流1:k傳遞至所述輸出端，k為大于零小于1的參數；

所述輸入單元包括第一PMOS管、第一NMOS管；

第一PMOS管的源極連接第一電源端，其柵極連接其漏極，其漏極同時連接所述輸入端和第一NMOS管的漏極；

第一NMOS管的源極連接第二電源端，其柵極連接其漏極，其漏極同時連接所述輸入端和第一PMOS管的漏極；

所述第一函數單元包括第二PMOS管、第三PMOS管、第四PMOS管和第二NMOS管，

第二PMOS管的源極連接第一電源端，其柵極同時連接第一PMOS管的柵極和輸入端，其漏極同時連接第二NMOS管的漏極、第三PMOS管的漏極；

第二NMOS管的源極連接第二電源端，其柵極同時連接第一NMOS管的漏極、柵極和輸入端，其漏極同時連接第二PMOS管的漏極和第三PMOS管的漏極；

第三PMOS管的源極連接第一電源端，其柵極連接漏極；

第四PMOS管的源極連接第一電源端，其柵極連接第三PMOS管的柵極，其漏極連接所述輸出端；

所述第三PMOS管的溝道寬長比與第四PMOS管的溝道寬長比滿足以下關系：

為第三PMOS管的溝道寬度與溝道長度比值；(P4)為第四PMOS管的溝道寬度與溝道長度比值；

所述第二函數單元包括第三NMOS管、第四NMOS管、第五NMOS管和第五PMOS管，

第五PMOS管的源極連接第一電源端，其柵極連接第一PMOS管的柵極，其漏極連接第五NMOS管的漏極；

第五NMOS管的源極連接第二電源端，其柵極連接第一NMOS管的柵極，其漏極連接第五PMOS管的漏極；

第三NMOS管的源極連接第二電源端，其漏極同時連接第五PMOS管的漏極、第五NMOS管的漏極，其柵極同時連接其漏極和第四NMOS管的柵極；

第四NMOS管的源極連接第二電源端，其柵極連接第三NMOS管的柵極，其漏極連接所述輸出端；

所述第三NMOS管的溝道寬長比與第四NMOS管的溝道寬長比滿足以下關系：

為第三NMOS管的溝道寬度與溝道長度比值；(N4)為第四NMOS管的溝道寬度與溝道長度比值。

2.一種神經元電路，其特征在于：包括如權利要求1所述基于CMOS的神經元激活函數電路。

3.如權利要求2所述的神經元電路，其特征在于：所述神經元電路還包括一組輸入信號模塊和一組加權電路模塊，所述輸入信號模塊接入一組輸入信號，所述加權電路模塊對所述輸入信號加權，所述輸入信號加權后接入所述神經元激活函數電路的所述輸入端。

4.如權利要求2所述的神經元電路，其特征在于：所述神經元電路還包括至少兩組輸入信號模塊、至少兩組加權電路模塊，以及求和模塊，所述加權電路模塊一一對應的匹配所述輸入信號模塊，對所述輸入信號模塊接入的輸入信號加權，所述求和模塊對所有加權后的輸入信號求和，所述求和模塊的輸出接入所述神經元激活函數電路的所述輸入端。

5.如權利要求3或4所述的神經元電路，其特征在于：所述加權電路模塊包括基于CMOS的函數電路，所述基于CMOS的函數電路被配置為當其輸入端為正信號時，將其輸入端的電流1:w傳遞至其輸出端；當其輸入端為負信號時，將其輸入端的電流1:w傳遞至其輸出端，w為大于零的參數。