[發明專利]嵌入式外延層的制造方法

在審

• 申請號: 202010473990.6
• 申請日: 2020-05-29
• 公開（公告）號: CN111599764A
• 公開（公告）日: 2020-08-28
• 發明（設計）人: 涂火金;劉厥揚;胡展源
• 申請（專利權）人: 上海華力集成電路制造有限公司
• 主分類號: H01L21/8238
• 分類號: H01L21/8238;H01L29/78
• 代理公司: 上海浦一知識產權代理有限公司 31211
• 代理人: 郭四華

本發明公開了一種嵌入式外延層的制造方法，包括步驟：步驟一、采用干法刻蝕工藝在硅襯底中形成U型凹槽；步驟二、在凹槽中填充嵌入式外延層，包括分步驟：步驟21、進行外延生長形成緩沖層；步驟22、進行外延生長形成主體層，在主體層的生長過程中會形成顆粒缺陷；步驟23、在相同的外延生長腔體通入刻蝕氣體進行回刻以去除顆粒缺陷；步驟24、進行外延生長形成蓋帽層。本發明能消除嵌入式外延層的外延生長過程中產生的顆粒缺陷，從而能提高產品的良率。

技術領域

本發明涉及一種半導體集成電路的制造方法，特別涉及一種嵌入式外延層的制造方法。

背景技術

隨著技術的發展，器件的關鍵尺寸(CD)越來越小，器件的工藝節點達28nm以下時，往往需要在源漏區采用嵌入式外延層來改變溝道區的應力，從而提高載流子的遷移率并從而提高器件的性能。對于PMOS器件，嵌入式外延層通常采用鍺硅外延層(SiGe)；對于NMOS器件，嵌入式外延層通常采用磷硅外延層(SiP)。

通常在器件的柵極結構形成之后，在柵極結構的兩側先自對準形成凹槽；之后，再采用外延工藝在凹槽中自對準形成嵌入式外延層。

現有工藝中，針對14nm PMOS的源(source)區和漏(drain)區，先通過干法刻蝕(Dry etch)形成U型凹槽，然后在凹槽內生長嵌入式摻硼鍺硅外延層(SiGeB),SiGeB分為三層，緊貼凹槽內側表面的的一層為第一層(L1)，L1為緩沖層(buffer layer).生長為緩沖層之后、在生長主體層(bulk layer)，之后再生長蓋帽層(cap layer)。

在主體層生長過程中，鍺濃度很高，在外延生長過程中摻硼時硼濃度也很高，所以很容易產生微小顆粒(tiny particle)，這種微小顆粒對產品的良率影響很大，甚至會使良率為0。

同樣，針對14nm NMOS的source和drain區，也存在同樣的問題。

下面根據附圖對現有方法做進一步的詳細說明：

如圖1A至圖1C所示，是現有嵌入式外延層的制造方法各步驟中的器件結構示意圖；現有嵌入式外延層的制造方法包括如下步驟：

步驟一、如圖1A所示，采用干法刻蝕工藝在硅襯底101中形成凹槽105，所述凹槽105的剖面呈U型結構。

現有中，在所述硅襯底101上形成有柵極結構，所述凹槽105自對準形成在所述柵極結構兩側的所述凹槽105中。

所述柵極結構包括依次疊加的柵介質層和多晶硅柵102。

在所述多晶硅柵102的頂部覆蓋有頂部硬掩膜層103，在所述多晶硅柵102的側面形成有側墻104。

通常，所述頂部硬掩膜層103的材料包括氧化硅或氮化硅。

所述側墻104的材料包括氧化硅或氮化硅。

步驟二、在所述凹槽105中填充嵌入式外延層。通常，所述嵌入式外延層的外延生長工藝為選擇性外延生長工藝。

所述嵌入式外延層的填充工藝包括三個分步驟，以形成PMOS的嵌入式鍺硅外延層106為例，三個分步驟依次為：

如圖1A所示，形成所述鍺硅緩沖層106a。

如圖1B所示，形成所述鍺硅主體層106b，可以看出，在所述主體層106b的生長過程中會形成如標記107所示的顆粒缺陷，顆粒缺陷107會附著在所述柵極結構的頂部的頂部硬掩膜層103上以及側面的側墻104上。

如圖1C所示，形成所述鍺硅蓋帽層106c,由所述鍺硅緩沖層106a、所述主體層106b和所述鍺硅蓋帽層106c疊加形成所述嵌入式鍺硅外延層106。可以看出，在形成所述鍺硅蓋帽層106c的步驟中，顆粒缺陷107的尺寸會進一步增加。

發明內容