[發明專利]場效應晶體管源漏電阻的提取方法

有效

• 申請號: 202010446455.1
• 申請日: 2020-05-25
• 公開（公告）號: CN111596137B
• 公開（公告）日: 2022-08-09
• 發明（設計）人: 李中華;冷江華;田明
• 申請（專利權）人: 上海華力集成電路制造有限公司
• 主分類號: G01R27/08
• 分類號: G01R27/08;G01R31/26
• 代理公司: 上海浦一知識產權代理有限公司 31211
• 代理人: 郭四華

本發明公開了一種場效應晶體管源漏電阻的提取方法，包括步驟：步驟一、測試得到場效應晶體管線性區的漏極電流和柵壓的絕對值形成的第一電學特性曲線，提取線性區閾值電壓；步驟二、在高柵壓區選取多個采樣點，計算各采樣點對應的柵壓與線性區閾值電壓的差值絕對值的倒數并作為第一參數；步驟三、計算各采樣點的漏極電壓和漏極電流的比值并作為總電阻；步驟四、根據各采樣點的第一參數和總電阻形成第二關系曲線；步驟五、將第二關系曲線外延并與縱軸相交，將截距作為源漏電阻。本發明能針對單個晶體管提取源漏電阻，適用于溝道均勻或不均勻摻雜的場效應晶體管，即節省了測試面積，又提高了測試速度，而且提高了電阻提取精度。

技術領域

本發明涉及一種半導體集成電路制造方法，特別是涉及一種場效應晶體管源漏電阻的提取方法。

背景技術

如圖1所示，是場效應晶體管的總電阻的構成的示意圖；所述場效應晶體管包括源區102、漏區103、溝道區和柵極結構104。圖1中，源區102也用Source表示，漏區103也用Drain表示，柵極結構104也用Gate表示。

所述源區102和所述漏區103形成在所述柵極結構104兩側的半導體襯底101中，所述溝道區為位于所述源區102和所述漏區103之間且被所述柵極結構104所覆蓋的區域。

所述源區102通過頂部對應的接觸孔連接到由正面金屬層組成的源極。

所述漏區103通過頂部對應的接觸孔連接到由正面金屬層組成的漏極。

所述柵極結構104通過頂部對應的接觸孔連接到由正面金屬層組成的柵極。

所述柵極結構104由柵介質層和柵極導電材料層疊加而成。通常，所述柵介質層為柵氧化層，所述柵極導電材料層為多晶硅柵。

在所述源區102、所述漏區103和所述柵極結構104的多晶硅柵的表面還形成有金屬硅化物106。

器件導通時，通常將源極接地，柵極連接柵壓V_G，漏極連接漏極電壓V_D。當柵壓VG大于閾值電壓時，溝道區的表面會形成反型層并使所述源區102和所述漏區103導通，圖1中，所述溝道區表面的電流用I表示。

器件導通時，會存在寄生電阻，圖1中，總電阻用R_total表示，源電阻用R_s表示，溝道電阻用R_ch表示，漏電阻用R_d表示，源漏電阻用R_sd表示；總電阻的串聯關系如標記107對應的電阻所示；總電阻的公式如標記108對應的公式所示，即R_total＝R_ch+R_s+R_d，R_sd為R_s+R_d。

所述源電阻為所述源區102到所述源極之間形成的寄生電阻。

所述溝道電阻為所述溝道區形成的寄生電阻。

所述漏電阻為所述漏區103到所述漏極之間形成的寄生電阻。

通常，器件的源漏區的摻雜結構確定后，所述源電阻和所述漏電阻保持不變。

隨著半導體技術節點的推進，晶體管的特征尺寸逐漸縮小，器件的溝道電阻減小，源漏電阻增大。如圖2所示，是場效應晶體管電阻隨工藝技術節點變化的曲線圖；其中曲線201為國際半導體技術藍圖(ITRS)路線圖，可以看出，技術節點會不斷縮小。