[發明專利]一種字線譯碼電路、字線選通方法及存儲器和電子設備

有效

• 申請號: 202010432492.7
• 申請日: 2020-05-20
• 公開（公告）號: CN111627481B
• 公開（公告）日: 2022-02-01
• 發明（設計）人: 竇春萌;葉望;王琳方;王雪紅;劉璟;劉琦;呂杭炳;劉明
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: G11C16/08
• 分類號: G11C16/08
• 代理公司: 北京知迪知識產權代理有限公司 11628
• 代理人: 王勝利

本發明公開一種字線譯碼電路、字線選通方法及存儲器和電子設備，涉及存儲器領域，以解決存內計算應用于大規模存儲陣列。字線譯碼電路包括：前級譯碼電路以及后級譯碼電路；前級譯碼電路包括第一譯碼器和第二譯碼器，后級譯碼電路包括字線選擇電路和選通器。每個第一譯碼器與字線選擇電路電連接，每個第二譯碼器的輸出端與相應選通器的輸入端電連接；每個選通器的輸出端與字線選擇電路電連接。在存儲模式下，字線譯碼電路選通存儲區域的字線；在存內計算模式下，字線譯碼電路選通存內計算區域的字線。本發明提供的字線譯碼電路用于將存內計算應用于大規模存儲陣列。

技術領域

本發明涉及存儲器技術領域，尤其涉及一種字線譯碼電路、字線選通方法及存儲器和電子設備。

背景技術

隨著半導體產業的發展和需求的差異，處理器和存儲器二者之間性能差距越來越大，存儲器存取速度跟不上處理器的數據處理速度。這種嚴重阻礙處理器性能發揮的內存瓶頸命名為“內存墻”，存內計算就是為了解決這一問題所提出的技術路徑，工作原理就是選中存儲器陣列中的多個字線進行數據的并行傳輸，在存儲器陣列內部完成數據的模擬域的計算，來提高存內計算的速度。

在存內計算電路中常采用直接輸入地址數據控制存儲器陣列的多個字線進行數據傳輸，并不會經過字線譯碼電路。但是如果不經過字線譯碼電路，這種直接控制字線的方式難以應用于大規模存儲陣列。

發明內容

本發明的目的在于提供一種字線譯碼電路、字線選通方法及存儲器和電子設備，用于解決大規模存儲陣列的快速存取。

第一方面，本發明提供一種字線譯碼電路。所述字線譯碼電路包括：

前級譯碼電路以及后級譯碼電路；所述前級譯碼電路包括n個第一譯碼器和t個第二譯碼器，所述后級譯碼電路包括字線選擇電路和k個選通器，k＝t，k和t均為大于0的整數，n為大于或等于0的整數；

每個所述第一譯碼器與所述字線選擇電路電連接，每個所述第二譯碼器的輸出端與相應所述選通器的輸入端電連接；每個所述選通器的輸出端與所述字線選擇電路電連接；

每個所述第一譯碼器用于在存儲模式向所述字線選擇電路提供第一譯碼信號；每個所述選通器用于在存儲模式向所述字線選擇電路提供相應所述第二譯碼器發送的第二譯碼信號；所述字線選擇電路用于根據所述第一譯碼信號和所述第二譯碼信號選通存儲區域的字線；

每個所述第一譯碼器還用于存內計算模式向所述字線選擇電路提供第一譯碼信號；每個所述選通器還用于在存內計算模式向所述字線選擇電路提供存內計算信號，所述字線選擇電路用于根據所述第一譯碼信號和所述存內計算信號選通存內計算區域的字線。

與現有技術相比，本發明提供的字線譯碼電路中，每個第一譯碼器與字線選擇電路電連接，每個第二譯碼器的輸出端與相應選通器的輸入端電連接；每個選通器的輸出端與字線選擇電路電連接。當存儲器處于存儲模式時，所有選通器可以向字線選擇電路提供第二譯碼信號，使得字線選擇電路用于根據第一譯碼信號和第二譯碼信號選通存儲區域的字線。當存儲器處于存內計算模式時，選通器可以向字線選擇電路提供存內計算信號，使得字線選擇電路用于根據第一譯碼信號和存內計算信號選通存內計算區域的字線。由此可見，本發明提供的字線譯碼電路利用選通器克服了一次只能打開存儲陣列的一條字線的缺點，使得字線譯碼電路不僅可以用于存儲模式的存儲區域字線選擇，還可以支持存內計算模式下的并行輸入的存內計算，因此，本發明提供的字線譯碼電路可以應用于大規模存儲陣列的存取。并且，在存內計算模式下，根據多個選通器所處的位置和個數，實現了存內計算所需的不同輸入數據位寬。

另外，當n大于0時，前級譯碼電路不僅包括第一譯碼器還包括第二譯碼器。此時，不管是存儲器處于存儲模式還是存內計算模式時，都需要應用第一譯碼器所提供的第一譯碼信號進行相應模式下的字線選擇，因此，本發明提供的字線譯碼電路中，從硬件角度來說，第一譯碼器可以在兩種模式下復用，從信號的角度來說，第一譯碼器在兩種模式下復用相應模式下的部分地址信號，從而降低面積開銷與電路復雜度。